ISE Design Suite 13設計套件專門針對最新28nm 7系列 FPGA而打造、從產(chǎn)品安裝到設計驗證，ISE 13 致力于讓客戶最大限度地利用有限的時間和設計資源實現(xiàn)最大的生產(chǎn)力。
ISE 13在 CORE Generator? 系統(tǒng)中提供了 AXI(Advance extensible Interface) 互聯(lián)支持，以構建性能更高的點對點架構。設計團隊如果構建了自己的符合 AXI 協(xié)議的 IP ，那么就能利用可選的 AXI BFM（總線功能模型）驗證 IP 來仿真 AXI 互聯(lián)協(xié)議，從而可輕松確保所有接口事件處理都能正確運行。 AXI BFM 目前在 ISim 以及 Cadence、Mentor 和 Synopsys 等仿真器中可用。用戶現(xiàn)在還能在面向 Virtex-6和 Spartan-6 FPGA 的設計中通過嵌入式開發(fā)套件來訪問 AXI_PCIe 核。此外，嵌入式開發(fā)套件中的 ChipScope? AXI Monitor 核還能監(jiān)控 AXI3 接口，并提供可選的 AXI 協(xié)議檢查器。AXI 協(xié)議檢查器圍繞 ARM System Verilog Assertions（SVA）而設計，可支持 39 個 Ready/Valid 握手協(xié)議檢查。
? 加速驗證流程。 設計流程中集成了ISE仿真器 (Xilinx ISim)，從而使得開發(fā)和驗證可以全部在PlanAhead用戶界面中實現(xiàn)。設計團隊現(xiàn)在可以將仿真運行時間從之前的數(shù)小時縮短到幾分鐘。通過實時仿真，驗證工程師可以測試已實施的設計模塊，同時把其它開發(fā)中的模塊留在仿真器中，從而將整體驗證速度提升至原來的 100 倍（相比原始本地仿真）。新的可選 AXI4 總線函數(shù)模型也可以添加到驗證測試平臺，進一步加快驗證速度，驗證客戶提供的 IP 的互聯(lián)邏輯，提高整體生產(chǎn)力。
? 支持層次化的設計方法和支持RTL設計復用。通過完善設計保存能力提供更多功能，確定已完成設計部分的早期實施結果，而無需等待其他設計團隊。這項全新功能支持高級優(yōu)化，例如智能時鐘門控，它可以降低多達 30% 的動態(tài)功耗，加快剩余設計的時序收斂和時序保存，提高整體生產(chǎn)力
? 新的Team Design Flow （團隊設計流程）。ISE 13設計套件采用了全新Team Design方法(參見利用Team Design提高生產(chǎn)力)，讓各組開發(fā)人員可以同時工作，解決多名工程師合作開展一個項目時
? 方便易用。通過整合 ISE 項目瀏覽器（Project Navigator）而變得方便使用，PlanAhead 軟件擴展了邏輯設計流程方法，能夠通過布局規(guī)劃、多個實現(xiàn)進程、層次化探索、快速時序分析和基于模塊的實現(xiàn)來發(fā)揮設計的最大優(yōu)勢
|
