來自歐洲7個國家的14家高等學府和科研院所組成的研發(fā)聯(lián)盟日前啟動一個旨在通過解決65nm節(jié)點以下CMOS制造工藝中的功率泄漏問題來改進下一代系統(tǒng)芯片設計的開發(fā)項目。根據(jù)IST第六框架計劃的“納電子”戰(zhàn)略目標，歐洲委員會為這個名為CLEAN (控制NanoCMOS系統(tǒng)芯片泄漏功率)的項目提供了450萬歐元的贊助費。
在線寬大于0.1微米的微電子電路中，與晶體管泄漏電流相比，計算、通信和存儲操作造成的動態(tài)功耗是芯片功耗的主體。因此，直到今天，在沒超過這個技術節(jié)點的芯片設計和開發(fā)過程中，泄漏電流控制并未被芯片廠商當作一個主要問題去對待，而且芯片設計主要集中在優(yōu)化和最小化動態(tài)功耗等方面 (即開關操作)。 
隨著ＣＭＯＳ晶體管溝道長度不到100nm的納米器件的問世，泄漏電流的相關問題引起人們的極大重視。業(yè)內(nèi)專家認為，泄漏電流將是影響線寬低于65nm的下一代納米微電子電路的主要障礙。為了解決納米器件引起的困難，設計方法和制造工藝必須同步發(fā)展。針對未來技術設計的半導體產(chǎn)品，應考慮到所要設計、制造和測試的芯片的復雜性、成本和功耗。
CLEAN的主要目標是開發(fā)泄漏功率模型和泄漏控制的設計方法和技術，以及對于今天的復雜系統(tǒng)無法進行自動選擇設計的原型EDA (電子設計自動化)工具。例如，那些與功耗最小化和通過整個設計流程無縫實現(xiàn)動態(tài)泄漏控制策略相關的設計任務。
“這個項目將會為克服65nm以下技術節(jié)點的技術缺點特別是制程變異性和低可靠性以及泄漏電流做出巨大貢獻，” 項目協(xié)調(diào)員意法半導體先進系統(tǒng)技術部項目研發(fā)經(jīng)理Roberto Zafalon先生表示，“CLEAN項目的開發(fā)成果將有助于降低納電子器件的功耗，同時能夠提高設計效率，進而可以管理日益提高的系統(tǒng)芯片復雜性。” 
最后，CLEAN項目將有助于加強歐洲高科技產(chǎn)業(yè)，維持其在強項領域內(nèi)的工業(yè)和技術領導者的地位 ：例如，在移動通信及基礎設施、消費電子和汽車電子等系統(tǒng)芯片領域。這些領域中，對低功耗的需求是取得成功的前提條件。通過專業(yè)開發(fā)功率優(yōu)化及管理的中小型高科技企業(yè)的積極參與，這個項目還將歐洲EDA工業(yè)的發(fā)展作為一個主要目標。中小企業(yè)的參與對于CLEAN開發(fā)成果的商業(yè)化和產(chǎn)業(yè)化至關重要。
CLEAN項目的合作伙伴:意法半導體(項目負責人)；英飛凌，ChipVision Design Systems, BullDAST, OFFIS, Politecnico di Torino, Universitat Politecnica de Catalunya, CEA-LETI, Politechnika Warszawska , edacentrum, 丹表科技大學， Consorzio per la Ricerca e l’Educazione Permanente, 布達佩斯經(jīng)濟科技大學。