重配置控制器

　　設(shè)計(jì)高效的重配置控制器是部署面向單一環(huán)境 FPGA 的 PR (部分重配置)系統(tǒng)的成功關(guān)鍵。雖然在重配置 PRR 期間，FPGA 的非重配置區(qū)域仍然處于工作狀態(tài)，但 PRR 資源此時(shí)并沒(méi)有處于工作狀態(tài)，故應(yīng)盡量加快重配置過(guò)程，以便最大限度地降低開(kāi)銷(xiāo)。重配置的時(shí)間取決于三個(gè)因素：數(shù)據(jù)總線寬度、重配置頻率以及比特流大小。前兩個(gè)因素與接口特性有關(guān)，而最后一個(gè)與 PRR 的大小及其中的部分重配置模塊 (PRM) 的設(shè)計(jì)復(fù)雜程度有關(guān)。

　　我們的工作實(shí)現(xiàn)了一個(gè)重配置控制器，其能在運(yùn)行時(shí)將部分比特流以高帶寬從外部存儲(chǔ)器傳輸?shù)?FPGA 的片上配置存儲(chǔ)器中。在不限制部分比特流大小，同時(shí)將外部存儲(chǔ)作為共享資源(各種處理器可通過(guò)系統(tǒng)總線同時(shí)訪問(wèn))的條件下，仍然可以達(dá)到Virtex-4最高重配置帶寬。

　　在系統(tǒng)初始化階段，部分比特流將在運(yùn)行中被下載到 FPGA 配置存儲(chǔ)中，并從外部的Flash中傳輸?shù)酵獠?DDR-SDRAM。該存儲(chǔ)器與多端口存儲(chǔ)控制器 (MPMC) 相連接，因而成為系統(tǒng)中任何主從處理器都可以訪問(wèn)的資源?？梢允褂?CoreConnect PLBv46 總線等不同類(lèi)型的總線連接到 MPMC，這些總線可用作通用系統(tǒng)總線，而賽靈思 Cachelink (XCL) 總線則用于 CPU 的快速指令和數(shù)據(jù)緩存。系統(tǒng) CPU (MicroBlaze) 實(shí)際上是與這兩個(gè)總線相連接的。

　　不過(guò)我們的重配置解決方案是建立在新總線基礎(chǔ)之上的，即專(zhuān)用于快速鏈接外部 DDR-SDRAM 存儲(chǔ)庫(kù)和 ICAP 接口之間的原始端口界面 (NPI)。作為我們重配置控制器的組成部分，我們?cè)O(shè)計(jì)了可用來(lái)處理 NPI 協(xié)議的主系統(tǒng)存儲(chǔ)管理單元 (MMU)。外部 DDR-SDRAM(部分比特流)和 ICAP 原始之間的連接需要經(jīng)過(guò)一個(gè)內(nèi)部 FIFO 存儲(chǔ)器。借助這種方法，我們可以實(shí)現(xiàn)兩個(gè)不同的定制界面，它們各自擁有獨(dú)立的數(shù)據(jù)總線大小和速度，一個(gè)與 NPI 協(xié)議耦合，另一個(gè)則與 ICAP 協(xié)議進(jìn)行耦合。

　　FIFO 的寫(xiě)入端口與 NPI 相連接，并使用 64 位數(shù)據(jù)總線;而 FIFO 的讀取端口則連接到 ICAP，使用 32 位數(shù)據(jù)寬度，這是 ICAP 在 Virtex-4 器件中的最高數(shù)據(jù)寬度。FIFO 的讀取端口和寫(xiě)入端口(在 NPI 側(cè)和 ICAP 側(cè))的運(yùn)行頻率為 100MHz。為使傳輸時(shí)延降至最低，主系統(tǒng) MMU 負(fù)責(zé)以 64 字(32 位)突發(fā)傳輸向內(nèi)部 FIFO 傳輸配置數(shù)據(jù)，從而完成模塊的重配置。這是可接受的最大突發(fā)長(zhǎng)度，因而所有的重配置數(shù)據(jù)傳輸都能夠以最低突發(fā)時(shí)延完成。在另一側(cè)，只要 FIFO 不為空，重配置控制器就能讀取已存儲(chǔ)的 FIFO 數(shù)據(jù)，并將其以 32 位格式傳輸給 ICAP 接口。重配置控制器(就是主 MMU)負(fù)責(zé)處理對(duì)大型 DDR-SDM 存儲(chǔ)器進(jìn)行直接存儲(chǔ)器存取 (DMA)。為了實(shí)現(xiàn)，我們定制了一個(gè)從MMU，并在其中設(shè)置了多個(gè)控制寄存器，將這個(gè)MMU掛在PLBv46總線上并由CPU直接控制。

　　采用這種方式，CPU 僅需做兩件事情：配置在 PRR 中下載的部分比特流的初始地址和大小;向主系統(tǒng) MMU 發(fā)出執(zhí)行指令，以啟動(dòng)重配置過(guò)程。而后，主系統(tǒng) MMU 開(kāi)始將比特流以 DMA(直接內(nèi)存存儲(chǔ))的方式直接傳輸給內(nèi)部的 FIFO，隨后再?gòu)脑?FIFO 傳輸給 ICAP 接口。一旦傳輸完畢，重配置控制器就會(huì)通知 CPU。

　　結(jié)果，即使在 CPU 通過(guò) XCL 或 PLBv46 總線訪問(wèn) DDR-SDRAM 的同時(shí)，我們也能實(shí)現(xiàn)部分比特流傳輸?shù)淖畲笸掏铝?。其最終原因在于 CPU 在內(nèi)部 BM(block-M)高速緩存中運(yùn)行程序流，將對(duì)外部 DDS-SDRAM 的訪問(wèn)釋放給了重配置控制器。值得重點(diǎn)指出的是，這個(gè)為部分比特流和軟件應(yīng)用分配的 DDR-SDRAM 存儲(chǔ)器并非專(zhuān)用資源，而是共享資源。即使如此，該方案與其它現(xiàn)有的重配置控制器方案相比性能也有顯著的改善，因?yàn)槠淠軌驅(qū)崿F(xiàn) Virtex-4的最大重配置吞吐量(通過(guò) 32 位數(shù)據(jù)總線以 100MHz 的頻率或 3.2 Gbps 的速率將部分比特流傳輸給 ICAP)。

　　實(shí)驗(yàn)結(jié)果

　　從本質(zhì)上講，文中所述的嵌入式自動(dòng)指紋識(shí)別系統(tǒng)是一種高性能圖像處理應(yīng)用，因?yàn)樗鼡碛写罅康牟⑿行?，且需要?shí)時(shí)認(rèn)證響應(yīng)。從人機(jī)工程角度上講，此系統(tǒng)可使每位用戶的認(rèn)證時(shí)間不超過(guò) 2 s或3s。

　　該設(shè)計(jì)流程涉及多個(gè)開(kāi)發(fā)環(huán)路。首先，我們?cè)?PC 平臺(tái)上的 MATLAB 的軟件里開(kāi)發(fā)算法。隨后，我們將軟件代碼用 C 編程語(yǔ)言導(dǎo)入到嵌入式軟件中，并且首先在同一 PC 上執(zhí)行，以確認(rèn)我們能夠獲得同樣的結(jié)果，然后在 FPGA 器件內(nèi)合成的 MicroBlaze 嵌入式微處理器上執(zhí)行。

　　通過(guò)這種方式，Virtex-4 器件可在不使用任何定制硬件協(xié)處理器和不達(dá)到實(shí)時(shí)性能要求的情況下實(shí)施基于 MicroBlaze 的純軟件解決方案。為縮短運(yùn)行時(shí)間，我們根據(jù)任務(wù)概要，下一步工作是引入 PRR，并在上面構(gòu)建各種定制生物識(shí)別協(xié)處理器，使用硬件/軟件協(xié)同設(shè)計(jì)解決方案。此刻，我們已經(jīng)采用 C 編程語(yǔ)言和 VHDL 硬件描述語(yǔ)言完成了此系統(tǒng)的開(kāi)發(fā)工作。

　　我們采用 268x460 像素的 8 位灰度指紋圖像進(jìn)行了一些識(shí)別測(cè)試。同時(shí)，我們?cè)诨?Virtex-4 的 PR 系統(tǒng)上和運(yùn)行速度為 1.83GHz 的 Intel Core 2 Duo T5600 處理器的個(gè)人電腦上也進(jìn)行了相同的測(cè)試。然后，我們運(yùn)行相同的算法，包括純軟件實(shí)施方式和軟硬件混合實(shí)施方式，以比較登錄和識(shí)別階段的性能。

　　如果不考慮采集工作(由于掃描傳感器的性能限制，需以 5ms 積分時(shí)間采集 100 片并在運(yùn)行中重構(gòu)圖像，故采集時(shí)間固定為 500ms)，PR 方法可以把運(yùn)行其他處理任務(wù)所形成的延遲降低到 205ms。與在 PC 上運(yùn)行純軟件方法的 3,274ms 的延遲相比，PR 方法可提高 16 倍速度。

　　因此，表 1 說(shuō)明運(yùn)用并行和流水線技術(shù)進(jìn)行軟硬件協(xié)同設(shè)計(jì)，同時(shí)配合低重配置延遲的 PR 技術(shù)，明顯實(shí)現(xiàn)實(shí)時(shí)認(rèn)證是可行的。另外，在動(dòng)態(tài)重配置時(shí)，可以指定模塊運(yùn)行的頻率，這個(gè)頻率是由新模塊的特性所決定。在我們的設(shè)計(jì)中，所有模塊運(yùn)行在50MHz或者100MHz的頻率下。

　　此外，重配置流程一直以 100MHz 運(yùn)行，在每個(gè)時(shí)鐘周期里傳輸 32 位比特，從而保證 Virtex-4 上的最低重配置延遲。根據(jù)每個(gè) PRR 硬件環(huán)境的比特流復(fù)雜性，每個(gè)重配置流程花費(fèi)的時(shí)間在 0.8ms(例如標(biāo)準(zhǔn)化)和 1.1ms(例如二進(jìn)制化)之間。與生物識(shí)別應(yīng)用的總體運(yùn)行時(shí)間相比，該重配置時(shí)間可忽略不計(jì)。

　　由于我們已經(jīng)成功完成了概念驗(yàn)證工作，我們準(zhǔn)備把原型導(dǎo)出到新一代賽靈思低端具有 PR 功能的 28 納米FPGA 器件中(Artix-7 系列)。我們的目標(biāo)是以最低的成本設(shè)計(jì)出一款能夠在任何消費(fèi)類(lèi)電子產(chǎn)品中嵌入高性能且真正安全的生物識(shí)別系統(tǒng)。