采用堆疊硅片互聯(lián)技術(shù)的 FPGA 設計

　　賽靈思采用堆疊硅片互聯(lián)技術(shù)的 FPGA 所具備的最大優(yōu)勢之一，是能夠?qū)⑵洚斪鲉纹骷Υ＿@一點非常重要，因為把大型設計分配給多個 FPGA 會帶來使用單片器件完全不會遇到的一系列復雜的設計挑戰(zhàn)。

　　單片 FPGA 設計流程中的典型步驟包括：

• 　　創(chuàng)建高級描述
• 　　綜合為與硬件資源匹配的 RTL 描述
• 　　進行物理布局布線
• 　　進行時序評估，調(diào)節(jié)設計實現(xiàn)時間收斂
• 　　生成用于 FPGA 編程的比特流。

　　在采用多個 FPGA 時，設計人員(或設計小組)必須將網(wǎng)表在多個 FPGA 間進行分區(qū)。采用多個網(wǎng)表，意味著同時打開和管理多個項目，而每個項目又有自己的設計文件、IP 庫、約束文件、封裝信息等。

　　此外，實現(xiàn)多 FPGA 設計的時間收斂極具挑戰(zhàn)性。計算和調(diào)節(jié)通過開發(fā)板到達其它 FPGA的傳輸延遲會帶來新的復雜問題。同樣，調(diào)試在多個 FPGA 上使用的多個部分網(wǎng)表的設計也極其復雜和困難。

　　相比之下，采用采用堆疊硅片互聯(lián)技術(shù)的 FPGA，設計人員只需要創(chuàng)建并管理一個設計項目。堆疊硅片互聯(lián)技術(shù)的走線對用戶來說是透明的。用戶可以使用標準的時間收斂流程來完成設計的構(gòu)建與調(diào)試。

　　靈活的設計流程

　　ISE設計套件支持 Virtex-7 系列。設計人員可以從多個設計流程中選擇適用于采用堆疊硅片互聯(lián)技術(shù)的 FPGA 的設計流程?？蛇x的設計流程有按鈕式流程和基于模塊的流程。按鈕式流程側(cè)重于簡便易用，能夠提供滿足許多設計所需的 FPGA 性能。該流程能夠自動查找用最小的互聯(lián)數(shù)量進行邏輯分組的方法，讓各個邏輯組順利高效地走線。

　　基于模塊的設計流程有助于簡化層級化設計方法，支持團隊設計、增量構(gòu)建及其它性能優(yōu)化?；谀K的設計流程還可使用PlanAheadTM 設計工具，以實現(xiàn)最佳布局規(guī)劃。

　　應用

　　賽靈思采用堆疊硅片互聯(lián)技術(shù)的 Virtex-7 FPGA 突破了單片 FPGA 的限制，使其能夠在某些要求最高的應用中發(fā)揮價值。例如，這些器件理想適用于 ASIC 原型設計，還可用于 ASIC的預生產(chǎn)和/或初期生產(chǎn)替代品。在新一代通信系統(tǒng)中，集成有數(shù)十個串行收發(fā)器的器件可以實現(xiàn)靈活的單芯片 FPGA 解決方案，比如 300G 的協(xié)議橋接或可替代多個 ASSP 的多路復用轉(zhuǎn)發(fā)器，從而將成本和功耗分別降低 60% 和 50%。它們還能用于實現(xiàn)靈活、可擴展、定制化的高性能計算解決方案，以滿足科研、石油天然氣、金融、航空航天與軍用、通信、網(wǎng)絡和生命科學等應用需求。FPGA 架構(gòu)內(nèi)在的并行處理能力非常適用于高吞吐量處理和軟件加速。對多種高速并行和串行連接標準的支持有助于計算和通信系統(tǒng)的融合。在航空航天與軍用領(lǐng)域，采用堆疊硅片互聯(lián)技術(shù)的 FPGA 提供的高收發(fā)器數(shù)量和上萬的 DSP 處理元件能夠?qū)崿F(xiàn)先進的雷達系統(tǒng)。

　　總結(jié)

　　作為唯一一家采用堆疊硅片互聯(lián)技術(shù)創(chuàng)造出擁有無以倫比的芯片間帶寬的超高容量FPGA 的制造商，賽靈思在系統(tǒng)級集成領(lǐng)域?qū)崿F(xiàn)了新的重大突破。堆疊硅片互聯(lián)技術(shù)使賽靈思的每個工藝節(jié)點都能實現(xiàn)最大的邏輯密度、最高的帶寬和最豐富的片上資源，并以最快的速度投入量產(chǎn)。

　　靈活的設計流程提供了完整易用的設計工具， ，客戶會發(fā)現(xiàn)使用這些擁有堆疊硅片互聯(lián)技術(shù)的 FPGA 進行設計，工作難度將遠遠低于采用多個 FPGA，而且還能讓其和設計相互作用，實現(xiàn)更高的性能。