穩(wěn)定性問題
圖 2 和圖 3 中顯示的一個重要元件是補償電容（C1）。電阻梯的輸出電容加上放大器的輸入電容及任何雜散電容，會在開環(huán)響應中產(chǎn)生極點——這會在環(huán)路閉合時引起振鈴或不穩(wěn)定。為了補償這一點，通常與DAC的內(nèi)部RFB并聯(lián)連接一個外部反饋電容C1。如果C1值過小，會在輸出端產(chǎn)生過沖或振鈴，而值過大則會過分降低系統(tǒng)帶寬。DAC的內(nèi)部輸出電容隨碼而變化，因此C1很難確定精確值。根據(jù)以下等式可計算出其最佳近似值：

其中GBW是運算放大器的最小信號單位增益帶寬乘積，CO是 DAC的輸出電容。

信號調(diào)理的關鍵 M-DAC規(guī)格
乘法帶寬：增益為–3 dB時的基準電壓輸入頻率。對于給定器件，它與幅度和選擇的補償電容呈函數(shù)關系。圖 6 所示為可以使最高12 MHz的信號相乘的電流輸出DAC AD5544、AD5554或AD545x的乘法帶寬坐標圖。配套的低功耗運算放大器 AD8038具備350 MHz帶寬， 可確保該運算放大器在此范圍內(nèi)不會引起明顯的動態(tài)誤差。

圖 6. 乘法帶寬

模擬總諧波失真（THD）：乘法波形信號中諧波成分的數(shù)學表達。它近似等于DAC輸出的前四個諧波（V2, V3, V4,和V5）之均方根和與基波值V1（如圖7所示）的對數(shù)比，計算公式如下：

圖 7. 諧波失真分量

乘法饋通誤差：DAC的數(shù)字輸入全部為0時，由基準電壓輸入至DAC輸出的容性饋通所致的誤差。理想情況下，一直到最低有效位DB0，每下降一位，增益便降低6 dB（圖 8）。不過，對于較低的位，容性饋通影響增益的頻率更高。這一點從較低位尾部上翹的平坦曲線可以看出。例如，14位DAC的DB2處，所有頻率的理想增益應為–72 dB，但由于饋通效應，1MHz時的實際增益為–66 dB。

圖 8. 乘法饋通誤差

選擇正確的運算放大器
乘法DAC電路性能非常依賴于所選運算放大器的能力，從而在電阻梯輸出端保持零電壓，并實現(xiàn)電流電壓轉(zhuǎn)換。要實現(xiàn)最佳的直流精度，重要的是要選擇具有低失調(diào)電壓和偏置電流的運算放大器，以保持誤差與DAC的分辨率相當。詳細的運算放大器技術規(guī)格參見器件數(shù)據(jù)手冊。

對于基準電壓輸入為較高速信號的應用，需要一個帶寬較寬、壓擺率較高的運算放大器，以免削弱信號。一個運算放大器電路的增益-帶寬受反饋網(wǎng)絡的阻抗水平和增益配置限制。要確定所需的GBW，一種可行的方式是選擇–3 dB帶寬（10 倍于基準信號頻率）的運算放大器。

必須考慮運算放大器的壓擺率規(guī)格，以限制高頻大信號的失真。對于AD54xx和AD55xx系列，壓擺率為100 V/µs的運算放大器一般就夠了。

表 1 列出了可供乘法應用選擇的運算放大器。

表 1. 適用的 ADI 公司高速運算放大器

產(chǎn)品型號	電源電壓 （V）	BW （–3-dB） （MHz）	壓擺率 （V/µs）	最大VOS （µV）	最大IB （nA）	封裝
AD8065	5 至 24	145	180	1500	0.006	SOIC-8, SOT-23-5
AD8066	5 至 24	145	180	1500	0.006	SOIC-8, MSOP-8
AD8021	5 至 24	490	120	1000	10,500	SOIC-8, MSOP-8
AD8038	3 至 12	350	425	3000	750	SOIC-8, SC70-5
ADA4899	5 至 12	600	310	35	100	LFCSP-8, SOIC-8
AD8057	3 至 12	325	1000	5000	500	SOT-23-5, SOIC-8
AD8058	3 至 12	325	850	5000	500	SOIC-8, MSOP-8
AD8061	2.7 至 8	320	650	6000	350	SOT-23-5, SOIC-8
AD8062	2.7 至 8	320	650	6000	350	SOIC-8, MSOP-8
AD9631	±3 至 ±6	320	1300	10,000	7000	SOIC-8, PDIP-8

結論
自首款CMOS M-DAC問世以來的近40年間，相關器件不斷更新?lián)Q代，許多新的功能特性層出不窮，性能持續(xù)提升，成本和尺寸則大幅縮減。我們的高分辨率、14位/16位電流輸出DAC產(chǎn)品系列AD55xx的最新性能改進

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