McBSP技術在數(shù)據(jù)傳輸中的應用
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1．3 TLV1572
A／D轉(zhuǎn)換器用TI公司的10位高速串行逐次逼進型A／D轉(zhuǎn)換器，采用5 V單電壓供電，最高采樣速率可達1．25 Msps，可與TMS320系列DSP通過McBSP(Multi-channel Buffered Serial Ports，多通道緩沖串口)實現(xiàn)無縫連接。TLV1572的采樣速率最高可達1．25 Msps、10位分辨率、單電壓供電是3～5V、低功耗(3 V時8 mW、5 V時25 mW)、自動節(jié)電功能(最大電流為10μA)、具有內(nèi)部采樣保持功能。TLV1572的功能模塊圖如圖2所示。本文引用地址：http://cafeforensic.com/article/150071.htm
TLV1572有2種工作模式，即DSP模式和微控制器模式，這2種工作模式是由它的P3(幀同步輸入信號)的電平?jīng)Q定的，F(xiàn)S引腳連接電源VCC，一直為高電平，則TLV1572工作在微控制器工作模式下；如果TLV1572在DSP工作模式下，則FS引腳或者由TMS320 DSP的MCBSP的幀同步信號(FSR)提供，或者由系統(tǒng)外部引入。
1．4 TLV1572與DSP的McBSP緩沖串口的連接
TLV1572與TMS320VC5502 DSP串口連接如圖3所示。
TLV1572工作在DSP模式下，其典型時序圖如圖4所示。
在DSP模式下工作時，當TLV1572 A／D的片選信號／CS變低時，F(xiàn)S也必須為低，而且為了確保TLV1572的DSP模式的正確鎖定，F(xiàn)S信號電平要被檢測2次，一次是在／CS下降沿時檢測FS電平(也就是對于／CS下降沿的FS建立時間，最小6 ns)，一次是緊接其后的相對于／CS下降沿來說的一個內(nèi)部延遲檢測(也就是對于／CS下降沿的FS保持時間，最小為9 ns)。綜上所述，為了保證TLV1572能正確鎖定在DSP模式下，在／CS變低后FS要至少維持15ns的時間。
在確保TLV1572工作在DSP模式下后，也就是FS的低電平至少要維持15 ns的時間后，TLV1572 A／D要在每一個SCLK時鐘信號的下降沿檢測FS的電平狀態(tài)，一旦FS變高，說明A／D進入復位狀態(tài)，之后當FS變低時，TLV1572等待DSP鎖存第一個0。這里，F(xiàn)S的上升沿對于對SCLK的下降沿來說有一個FS的建立時間(至少10 ns)，然后相對應這個SCLK的下降沿，F(xiàn)S有一個保持時間(至少要4 ns)。滿足至少上述的14 ns后，F(xiàn)S才能變低。
采樣從FS變低后的第一個SCLK的下降沿開始，一直到輸出第6個0時的那個SCLK的上升沿，在這個SCLK的上升沿，開始轉(zhuǎn)換并輸出相應轉(zhuǎn)換的數(shù)據(jù)，這里有1 bit的延遲，而DSP對轉(zhuǎn)換數(shù)據(jù)的采樣發(fā)生在SCLK的下降沿。經(jīng)TLV1572轉(zhuǎn)換的數(shù)據(jù)前導有6個0，之后才是轉(zhuǎn)換的由高位到低位的10 bit數(shù)據(jù)輸出。也就是說TLV1572對一次的數(shù)據(jù)完整轉(zhuǎn)換需要16個SCLK。如果在第16個SCLK時鐘的下降沿檢測到FS變高了，則在即后的下一個SCLK，也就是第17個SCLK開始下一次的新的數(shù)據(jù)的采樣與轉(zhuǎn)換，這樣就實現(xiàn)了TLV1572的對數(shù)據(jù)的連續(xù)轉(zhuǎn)換。
2 軟件構成
當所傳輸?shù)男盘枏腡LV1572的模擬信號輸入端輸入后，TLV1572再對輸入的信號進行采樣，并將采樣后的數(shù)據(jù)傳送到DSP。程序主要包括初始化DSP和緩沖串口McBSP，將McBSP配置為接收器，包括復位MeBSP的接收器，根據(jù)需要對McBSP的寄存器編程，使能接收器，啟動A／D，采集數(shù)據(jù)并存儲，其流程如圖5所示。
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