5 高精度PWM脈沖的生成

FPGA實現PWM部分設計框圖如圖5所示。

　　PWM的生成主要由脈寬寄存器、緩沖寄存器、周期寄存器、死區(qū)寄存器、死區(qū)發(fā)生器、數值比較器、控制邏輯等部分組成。脈寬寄存器,決定各路PWM信號的脈寬;緩沖寄存器,實現對脈寬數據的緩沖;周期寄存器,決定PWM的斬波周期;死區(qū)寄存器,決定H橋臂的死區(qū)時間。脈寬寄存器在每個開關周期更新一次,其輸出數據經緩沖后與基準計數器進行數值比較,得到各路PWM信號。再經死區(qū)電路處理,最后產生4路PWM驅動信號,驅動相應的功率器件。

　　基準計數器,用來產生類似模擬電路中的三角波基準,是一個最小計算值為0,最大計算值為周期寄存器中保存的數值、計數方向交替變換的可逆計數器?；鶞视嫈祮卧谧畲笥嫈抵禃r產生一個同步信號SYN,當其有效時將4個脈沖寬度的數據存入各自的緩沖寄存器,實現雙緩沖,使各個脈沖寬度寄存器在SYN無效時可依次更新而不影響最終的功率器件導通。

6 結束語

　　本文以FPGA芯片EP1C20為核心,敘述了實現數字化電源控制調節(jié)器的一種方法,根據現場工藝要求在FPGA中可靈活配置控制方案而無需重新配置硬件,外圍電路(如ADC、DAC等)選用高精度、低溫漂的器件,從而實現高精度的數字化電源,這是模擬系統(tǒng)所不及的。同時,由于控制調節(jié)的核心采用了數字化電路,系統(tǒng)自身的抗干擾能力明顯優(yōu)于模擬系統(tǒng)。

　　目前,在很多應用領域中,需要數十臺甚至更多電源同時協調工作,即適應網絡化電源應用,而上述方案的數字化電源,通過Nios軟核CPU的強大通訊功能,可以很方便的實現批量電源的網絡化管理。