自動反饋調(diào)節(jié)時鐘恢復(fù)電路設(shè)計
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采樣比較電路的時鐘可由鎖相環(huán)提供，其輸入為延時邏輯電路的輸出ssll、ssl4、ssl2等三路信號(如圖5所示)，時鐘每隔一個周期對這三路信號采樣一次并得到一組ss值，其中ss的值若為00l或110，則表示時鐘相對于信號超前，此時超前指示信號early置高；若ss的值為011或100，則表示時鐘相對于信號滯后，滯后指示信號delay置高；若ss的值為000或111，則表示時鐘與信號同步。ss為010或101的情況則不會出現(xiàn)，在時鐘的間隔周期內(nèi)，early和delay標識都被置低。early和delay標識輸出可給decoder模塊進行后續(xù)處理。
1．4 相位譯碼電路
相位譯碼電路的核心部件是一個3比特的計數(shù)器，其計數(shù)器初始值為4，每當檢測到early信號為高時，計數(shù)器減一；當檢測到delay信號為低時，計數(shù)器加一；其它情況，計數(shù)器保持不變。然后便可對此計數(shù)器進行譯碼以得到一組8比特的控制字作為延時單元邏輯的輸出。此后，經(jīng)過反饋后的延時邏輯單元輸出的ssl4信號將快速與鎖相環(huán)鎖定，并把同步后的信號和時鐘作為CDR的輸出送給后繼邏輯。
本文引用地址：http://cafeforensic.com/article/152237.htm
2 仿真分析
作者對該電路的設(shè)計進行了仿真分析，結(jié)果顯示，在計數(shù)器s的初始值為4時，經(jīng)過兩次early的調(diào)節(jié)后，s變?yōu)?，此時的信號和時鐘達到同步。經(jīng)過多次以不同輸入數(shù)據(jù)及不同輸入數(shù)據(jù)的延時仿真證明，本方案能在小于8個系統(tǒng)時鐘內(nèi)達到同步。
3 結(jié)束語
本文提出了一個用于高速串行總線接口的時鐘恢復(fù)電路，它采用改進的過采樣技術(shù)，并配合已有的鎖相環(huán)資源和反饋調(diào)節(jié)技術(shù)來實現(xiàn)信號與本地時鐘的同步。該電路結(jié)構(gòu)簡單、面積小、功耗低，可用于USB2．0接口電路的設(shè)計中。芯片可采用中芯國際0．13納米CMOS工藝投片生產(chǎn)。
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