基于ARM嵌入式平臺(tái)的X86譯碼SOC架構(gòu)設(shè)計(jì)
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3 片上總線(xiàn)結(jié)構(gòu)
在ARM SoC體系結(jié)構(gòu)中，有Master和Slave這兩個(gè)重要的概念。Master是ARM SoC體系結(jié)構(gòu)中的主單元，他可以向總線(xiàn)發(fā)出請(qǐng)求并且對(duì)傳輸進(jìn)行初始化，例如對(duì)存儲(chǔ)器進(jìn)行讀／寫(xiě)操作，典型的Master可以是CPU，DSP，DMA。Slave是ARM SoC體系結(jié)構(gòu)中的從單元，典型的Slave為片上或者片外存儲(chǔ)器，它們都有自己惟一的地址范圍。Master發(fā)起讀／寫(xiě)操作時(shí)，在初始化中會(huì)給出讀／寫(xiě)操作的地址，而地址譯碼器則根據(jù)這個(gè)地址決定哪個(gè)Slave被Master選中，然后相應(yīng)的Slave做出相應(yīng)。
在AHB系統(tǒng)中，若有2個(gè)Master常需要AccessBus，則系統(tǒng)的Performance必定會(huì)下降。為了解決這個(gè)問(wèn)題。ARM提出了Multi-layer AHB，其基本構(gòu)想是2個(gè)Master走不同的Bus去訪(fǎng)問(wèn)Slave，如果訪(fǎng)問(wèn)的Slave不同，則兩個(gè)Master可以同步的進(jìn)行Transfer。若彼此訪(fǎng)問(wèn)一個(gè)Slave，則根據(jù)優(yōu)先級(jí)去判斷要先處理誰(shuí)的Transfer。
該總線(xiàn)結(jié)構(gòu)使用了Multi_layerbus switch(BusMatrix)模塊。AHB BusMatrix的設(shè)計(jì)可以分為3個(gè)部分：輸入級(jí)、譯碼級(jí)和輸出級(jí)。圖3為該設(shè)計(jì)所使用的結(jié)構(gòu)，其中，輸入和輸出的個(gè)數(shù)可以根據(jù)系統(tǒng)的Master和Slave靈活調(diào)整。 本文引用地址：http://cafeforensic.com/article/152466.htm
可以看出，每個(gè)Layer都有一個(gè)譯碼器來(lái)決定Master要訪(fǎng)問(wèn)哪一個(gè)Slave，通過(guò)多路選擇器實(shí)Master和Slave之間的Transfer。。每個(gè)Slave口都有自己的仲裁器，該仲裁器使用固定優(yōu)先級(jí)，最高優(yōu)先級(jí)的Layer可以?xún)?yōu)先訪(fǎng)問(wèn)對(duì)應(yīng)的Slave。
隨著系統(tǒng)中Master和Slave的增多，Busmatrix模塊的復(fù)雜度也會(huì)明顯增加，如果按照系統(tǒng)所有的Mas-ter和Slave的個(gè)數(shù)來(lái)確定輸入／輸出口的個(gè)數(shù)，Busma-trix將會(huì)非常復(fù)雜，因此對(duì)系統(tǒng)結(jié)構(gòu)進(jìn)行優(yōu)化變得非常必要。根據(jù)系統(tǒng)工作情況可以發(fā)現(xiàn)，翻譯模塊的Slave端口僅被ARM7核訪(fǎng)問(wèn)，即向翻譯模塊存取指令所需的地址，控制其工作，該Slave可以看作是ARM7核私有的，而不被其他Master訪(fǎng)問(wèn)。有些Slave只有在特殊情況下才被訪(fǎng)問(wèn)，因此可以將多個(gè)Slave看作一個(gè)Slave掛在BusMatrix上。優(yōu)化后的SoC硬件架構(gòu)如圖4所示。
4 結(jié) 語(yǔ)
這里給出了一種具有X86到ARM二進(jìn)制翻譯和執(zhí)行功能的SoC系統(tǒng)。利用Multi-layer bus SWitch(BusMatrix)模塊實(shí)現(xiàn)Multi-layer?？偩€(xiàn)結(jié)構(gòu)，在多個(gè)核不訪(fǎng)問(wèn)同一個(gè)Slave時(shí)，可以同時(shí)執(zhí)行各自功能，有效提高系統(tǒng)的性能，且該總線(xiàn)結(jié)構(gòu)的可擴(kuò)展性強(qiáng)。同時(shí)根據(jù)系統(tǒng)工作的特點(diǎn)，對(duì)總線(xiàn)結(jié)構(gòu)進(jìn)行了優(yōu)化，減小了總線(xiàn)的復(fù)雜度。
評(píng)論