式中：Qi(i＝1，…，8)為電路的現(xiàn)態(tài)。
2.2 乒乓結(jié)構(gòu)模塊
2.2.1 乒乓結(jié)構(gòu)的硬件實(shí)現(xiàn)
為了提高系統(tǒng)的傳輸速率，兩片SRAM構(gòu)成了乒乓緩存結(jié)構(gòu)，即在一片執(zhí)行寫(xiě)操作的同時(shí)，另一片在執(zhí)行讀操作。乒乓結(jié)構(gòu)模塊的原理如圖2所示，P1口與數(shù)據(jù)產(chǎn)生模塊相連接，僅具有寫(xiě)入功能，P2口設(shè)計(jì)為Avalon從端口，與Avalon總線相連僅具有讀出功能。

對(duì)于數(shù)據(jù)產(chǎn)生模塊而言，由于僅具有并行數(shù)據(jù)的輸出，沒(méi)有地址和控制信號(hào)端口，故它無(wú)法直接對(duì)SRAM進(jìn)行寫(xiě)操作，因而要求乒乓結(jié)構(gòu)模塊有地址產(chǎn)生功能。P1口的CLK作為計(jì)數(shù)器的脈沖源，計(jì)數(shù)器的輸出作為SRAM的地址。DBl連接數(shù)據(jù)產(chǎn)生模塊的輸出端。CBl為控制信號(hào)，因?yàn)镻1口只有寫(xiě)入功能，所以其we_n恒接低，oe_n恒接高。
P2口為只有讀出功能的Avalon從端口，所以AB2為從端口的地址線address；DB2為數(shù)據(jù)線readdata；CB2中的we_n為讀信號(hào)線read，oe_n恒接低。由于兩片SRAM始終處于工作狀態(tài)，所以相應(yīng)的片選信號(hào)chip_select_n恒接低。
兩片SRAM在P1口和P2口之間的切換的控制信號(hào)即chipselect，由計(jì)數(shù)器產(chǎn)生。當(dāng)計(jì)數(shù)值小于262 144時(shí)，chipselect接低，SR1與P1口相接，SR2與P2口相接；當(dāng)計(jì)數(shù)值在262 144～524 288之間時(shí)，chipselecl接高，SR1與P2口相接，SR2與P1口相接。當(dāng)計(jì)數(shù)值到達(dá)524 288時(shí)，計(jì)數(shù)器清零。
2.2.2 Avalon從外設(shè)的端口信號(hào)設(shè)計(jì)
系統(tǒng)中，數(shù)據(jù)產(chǎn)生模塊與乒乓結(jié)構(gòu)模塊結(jié)合為一個(gè)模塊，通過(guò)P2口掛在Avalon總線上。該模塊的信號(hào)列表如圖3所示。其中，avalon_slave_O接口類型的信號(hào)與Avalon總線相連接，而conduit_end接口類型的信號(hào)與SRAM相連接。圖3中的Avalon從端口即為P2口，采用了流水線讀傳輸?shù)哪Ｊ?，這種模式能在前一次傳輸返回readdata前開(kāi)始一次新的傳輸，增加了帶寬。

2.2.3 動(dòng)態(tài)地址對(duì)齊及其時(shí)許設(shè)計(jì)
Avalon總線模塊能夠適應(yīng)主從外設(shè)的不同寬度和不匹配的數(shù)據(jù)寬度。當(dāng)系統(tǒng)中村子不匹配的存儲(chǔ)口時(shí)，要考慮地址對(duì)齊問(wèn)題。對(duì)于存儲(chǔ)器類型的外設(shè)，采用動(dòng)態(tài)地址對(duì)齊方式。IDT71V416型SRAM是靜態(tài)RAM，屬于存儲(chǔ)器型外設(shè)，所以該Aalon從端口采用動(dòng)態(tài)地址對(duì)齊方式，如圖4所示。選用動(dòng)態(tài)地址對(duì)齊方式，使得主端口能連續(xù)地對(duì)從外設(shè)進(jìn)行讀寫(xiě)，并使系統(tǒng)將外設(shè)認(rèn)作存儲(chǔ)器型外設(shè)。

根據(jù)IDT71V416型SRAM手冊(cè)中讀寫(xiě)時(shí)序的各時(shí)間參數(shù)值設(shè)定set up，read wait，write wait及holdtime的時(shí)間均為10 ns，使該端口既符合Avalon總線讀寫(xiě)時(shí)序的要求，又符合IDT71V416型SRAM的讀寫(xiě)時(shí)序的要求，如圖5所示。