實(shí)施和仿真包括圖 2 所示的檢測(cè)過(guò)程，但不包括軟輸出生成模塊。目標(biāo)芯片是 Virtex-5 XC5VFX130T-2FF1738 FPGA。設(shè)計(jì)的時(shí)鐘頻率為 225MHz，可用的數(shù)據(jù)率為 83.965Mb/s。

　　表 1 顯示了設(shè)計(jì)中每個(gè)主要功能單元的資源占用情況。利用率 (%) 表示 FPGA 面積占XC5VFX130T 器件總面積的百分比。

　　表 1. 按子系統(tǒng)劃分的資源占用情況

　　System Generator 和基于模型的設(shè)計(jì)

　　我們使用針對(duì) DSP 設(shè)計(jì)流程的賽靈思 System Generator 實(shí)現(xiàn)了完整的硬判鏈。設(shè)計(jì)驗(yàn)證工作不僅使用了 MATLAB®/Simulink® 環(huán)境的仿真語(yǔ)義，還有 System Generator 的協(xié)同仿真功能。信道矩陣參數(shù)的同相部分和正交部分從正常的分布得出，并由 MATLAB 交付給System Generator 建模環(huán)境。我們同樣使用這種仿真框架進(jìn)行了比特誤碼率計(jì)算。圖 4 對(duì)我們的定點(diǎn)硬判決設(shè)計(jì) BER 曲線、浮點(diǎn)硬判決設(shè)計(jì)BER曲線和最佳 ML 參考曲線進(jìn)行了比較。我們通過(guò)對(duì)賽靈思 ML510 開(kāi)發(fā)平臺(tái)進(jìn)行基于以太網(wǎng)的硬件協(xié)仿真，開(kāi)發(fā)出了該設(shè)計(jì)的硬件演示。信道矩陣參數(shù)采用賽靈思 AWGN IP核發(fā)送給球形檢測(cè)器。我們通過(guò)把設(shè)計(jì)嵌入到自同步 BER 測(cè)試器來(lái)計(jì)算 BER。該儀器能夠向檢測(cè)器發(fā)送輸入并捕獲誤碼。

　　圖 4. 4x4 64-QAM的浮點(diǎn) MATLAB 仿真(硬判決)、System Generator設(shè)計(jì)(硬判決)BER 曲線與最大似然曲線相比

　　本文就采用空分復(fù)用 MIMO 的通信系統(tǒng)使用的球形檢測(cè)器進(jìn)行了簡(jiǎn)要介紹。我們?cè)敿?xì)探討了球形檢測(cè)器和信道矩陣預(yù)處理器的架構(gòu)情況。實(shí)現(xiàn)預(yù)處理的方法有許多種，雖然我們的方法在計(jì)算上要復(fù)雜一點(diǎn)，但得出的 BER 性能接近最大似然。雖然我們的討論是圍繞 WiMAX 進(jìn)行的，設(shè)計(jì)人員可以把其中的許多方法用于 3G LTE(長(zhǎng)期演進(jìn))無(wú)線系統(tǒng)。