● LatticeXP工作頻率>125MHz

　　● 采用LatticeXP中的HSTL I/O

　　RGMII至GMII的橋接以雙倍數(shù)據(jù)率（DDR）傳送數(shù)據(jù)。雙倍數(shù)據(jù)率允許在時(shí)鐘的上升沿和下降沿傳送數(shù)據(jù)，因此使數(shù)據(jù)吞吐量增加了一倍。LatticeXP FPGA的每個(gè)PIO都有I/O移位寄存器，對(duì)它們編程使得在時(shí)鐘的兩個(gè)邊沿傳送數(shù)據(jù)。使實(shí)現(xiàn)這種接口的器件的引腳數(shù)從22個(gè)減少到12個(gè)。電路的框圖如圖2所示。RGMII器件和GMII器件在LatticeXP器件的兩邊。

　　圖中tx_clk為發(fā)送時(shí)鐘。txd[7:0]從GMII器件傳送數(shù)據(jù)。td[3:0]傳送數(shù)據(jù)至RGMII器件，傳送3:0在發(fā)送時(shí)鐘txclk的上升沿。傳送7:4在發(fā)送時(shí)鐘txclk的下降沿。tx_ctl是控制信號(hào)，用于傳送其它的Tx信號(hào)到RGMII。tx_en傳送使能信號(hào)，高電平有效。tx_er傳送數(shù)據(jù)出錯(cuò)信號(hào)，。rx_clk為接收時(shí)鐘。rd[3:0]為來(lái)自RGMII器件的接收數(shù)據(jù)輸入端，位3:0在接收時(shí)鐘rx_clk的上升沿，位7:4在接收時(shí)鐘rx_clk的下降沿。rxd[7:0]接收數(shù)據(jù)輸出至GMII器件。rx_dv是接收數(shù)據(jù)使能信號(hào)，高電平有效。rx_er接收數(shù)據(jù)出錯(cuò)信號(hào)，高電平有效。傳送數(shù)據(jù)和接收數(shù)據(jù)的時(shí)序波形分別如圖3和圖4所示。

　　數(shù)據(jù)和控制信息的復(fù)用是利用了時(shí)鐘信號(hào)的兩個(gè)邊沿，在時(shí)鐘信號(hào)的上升沿發(fā)送低4位，在時(shí)鐘信號(hào)的下降沿發(fā)送高4位。正是采用LatticeXP FPGA的特性，能夠以 雙倍數(shù)據(jù)率傳送數(shù)據(jù)，實(shí)現(xiàn)RGMII與GMII的橋接功能。