5 FPGA與AD9789的接口設(shè)計(jì)
AD9789的工作時(shí)鐘由ADF4350與ADCLK914聯(lián)合提供。ADF4350[6]是ADI公司推出的業(yè)界首款全集成的頻率合成器，內(nèi)置片上VCO(壓控振蕩器)與PLL(鎖相環(huán))，支持137.5 MHz～4.4 GHz范圍內(nèi)的連續(xù)調(diào)諧，且支持整數(shù)小數(shù)分頻，具有出色的相位噪聲性能，完全可以滿足本系統(tǒng)的要求。
ADCLK914[7]是一款采用ADI公司專利的互補(bǔ)雙極性(XFCB-3)硅鍺(SiGe)工藝技術(shù)制造的超快型時(shí)鐘/數(shù)據(jù)緩沖器。ADCLK914具備高壓差分信號(hào)(HVDS)輸出，適合用于驅(qū)動(dòng)ADI最新的高速數(shù)模轉(zhuǎn)換器(AD9789、AD9739)。
本系統(tǒng)中，在FPGA內(nèi)部完成信道編碼、星座映射及基帶成形。AD9789數(shù)據(jù)接口總線采用32 bit，LVDS模式，只使用一個(gè)通道。所以輸入為一路復(fù)數(shù)數(shù)據(jù)信號(hào)，數(shù)據(jù)為16 bit的差分信號(hào)。根據(jù)所選的接口模式，在采樣時(shí)鐘上升沿，采樣得到的16 bit數(shù)據(jù)為I, 在采樣時(shí)鐘下降沿，采樣得到的16位數(shù)據(jù)為Q,調(diào)用一個(gè)ODDR模塊，將基帶成形后的I路數(shù)據(jù)和Q路數(shù)據(jù)合二為一，以LVDS模式輸出，分別與AD9789的DP[15:0]和DN[15:0]相連。ODDR的工作時(shí)鐘直接來(lái)自DCO，DCO是AD9789數(shù)據(jù)的采樣時(shí)鐘輸出，由FDAC分頻產(chǎn)生，具體由內(nèi)部寄存器0x22[5:4]決定，確保FPGA輸出數(shù)據(jù)和AD9789的數(shù)據(jù)采樣時(shí)鐘速率相等。
本文詳細(xì)介紹了DVB_S可變符號(hào)率的設(shè)計(jì)，利用新器件AD9789能實(shí)現(xiàn)數(shù)字上變頻的特性，結(jié)合FPGA，提出了一套解決全數(shù)字DVB-S射頻調(diào)制的方案，并給出了配置AD9789的詳細(xì)流程。結(jié)合具體實(shí)例，給出了重要參數(shù)的設(shè)置方法，與傳統(tǒng)的射頻調(diào)制相比，免去對(duì)片外混頻器和低通濾波器的需求，具有更佳的性能、更低的成本和更好的靈活性，可廣泛用于電纜調(diào)制解調(diào)器系統(tǒng)。
參考文獻(xiàn)
[1] 陳守金，于鴻洋，葛錦環(huán).新型DVB_C信道編碼、中頻調(diào)制的全數(shù)字實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用，2006(5).
[2] 葛錦環(huán).基于FPGA的DVB-S QPSK調(diào)制器的設(shè)計(jì)與仿真[D].電子科技大學(xué)碩士學(xué)位論文，2006.
[3] ETSI.EN300 421.DigitalVideoBroaeasting(DVB).Framingstructure，channel coding and modulation for 11/12 GHz satellite serviees，1997.
[4] ug191，Virtex-5 Configuration User Guide，Xilinx Corporation，2007.
[5] AD9789 Datasheet．Analog Devices，2009．
[6] ADCLK914 Datasheet．Analog Devices，2008.
[7] ADF4350 Datasheet．Analog Devices，2008．