153．6 MHz寬度的模擬中頻信號經過A／D采樣后，中心頻率在30．72 MHz。數據在芯片中會進行進一步的數字下變頻轉換。進入DDC的輸入數據為調制到24×、速率為96×的數據。DDC部分由四大部分組成：NCO，CIC，ISINC濾波器和RRC濾波器。NCO部分完成解調的功能，將數據分成I和Q兩路，然后I，Q數據經過完全相同的兩個通道進行抽取，分別進行CIC濾波、ISINC濾波器和RRC濾波器，最后將數據抽取到1×，送給基帶。

AD6655的供電需要模擬1．8 V、數字1．8 V和I／O電壓。模擬部分的供電由LDO提供，核電壓1．8 V可以通過磁珠取自LDO，I／O電壓使用3．3 V以達到和FPGA相同I／O接口電平。由于單板A／D、D／A通道較多，模擬數字采用了共地處理，而模擬數字電壓進行了電源層分割。
AD6655的控制接口采用3線SPI和控制部分通訊，內部寄存器通過它進行配置和控制。AD6655有幾十個寄存器，主要為A／D模式、DDC配置、及同步控制等，芯片上電后由板卡控制單元進行配置。

4 信號鏈的系統仿真
ADC采樣后，153．6 MHz中頻頻點的三載波信號數字化為中心頻點在30．72 MHz的信號。由于是實信號，因此在負頻率處有其鏡像信號。
低中頻信號進入數字混頻器，轉換為多載波0中頻信號，同時將實數數據轉換為In-phase和Quadrature正交的兩部分分量。
AD6655的第一級濾波器為19階的半帶濾波器，它實現2倍抽取濾波，并且不能被旁路，因此它的帶寬也決定了接收鏈路的最大帶寬。器件手冊指出最大可用帶寬為采樣率的11％，在122．88 MSPS采樣率下支持的帶寬為27 MHz。AD6655還有一個66階的FIR濾波器，為抵消CIC濾波器對有用信號高頻抑制的影響，FIR中加入了Inverse Sinc函數對高頻信號進行補償。
2級濾波器的級聯頻響如圖5所示。

經過2級濾波器，AD6655輸出信號的頻譜特性如圖6所示。

FPGA接收到AD6655的信號，由于已經對信號進行了2倍、或4倍的抽取，所以FPGA的工作頻率就可以降低到ADC采樣頻率的了1／2或者1／4了。這對FPGA的型號選擇和降低成本都是有利的。
FPGA需要繼續(xù)對信號進行濾波和抽取，以達到系統ACS和Blocking要求的帶外抑制度。由于AD6655可以對數字遠端進行-80 dBc的抑制，那么FPGA只需要對帶寬近端進行相應的濾波，通常90階濾波器可以實現-50 dBc的帶外抑制，當然采用分級濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進行。
FPGA需要繼續(xù)對信號進行濾波和抽取，以達到系統要求的ACS和Blocking帶外抑制度。由于AD6655可以對數字遠端進行-80 dBc的抑制，那么FPGA只需要對帶寬近端進行相應的濾波，通常90階濾波器可以實現-50 dBc的帶外抑制，當然采用分級濾波的方式效果可能更明顯，并且一些濾波要在載波分路后進行。

5 仿真結果和評價
由以上仿真來看，AD6655可以滿足基站上行鏈路中的應用，信號處理后輸出給FPGA，節(jié)省了很多FPGA的邏輯單元。在AD6655Demo板和TD-SCDMA數字中頻板卡DIFB 3．O進行了實測，測試結果完全符合設計要求?？傊?，AD6655是一款比較合適的數字中頻接收鏈路的器件，可以應用在3G基站系統中，具有較高的性價比。