從圖2中可看到，通過復(fù)位信號rst n、片選信號CS、門控信號strobe和讀寫信號RW等的不同組合，實現(xiàn)邏輯控制功能。通過異步四位計數(shù)器SN54HC161的計數(shù)功能，使得移位寄存器SN54HC164順利進行數(shù)據(jù)的串／并轉(zhuǎn)換，將8位并行數(shù)據(jù)通過8位D觸發(fā)器SN54HC374鎖存在內(nèi)部總線上等待系統(tǒng)接收。在輸出端，通過雙D觸發(fā)器SN54HC74產(chǎn)生中斷信號int，通知系統(tǒng)內(nèi)的微處理器進行數(shù)據(jù)接收操作。
三線制同步串行通信控制器發(fā)送接口硬件電路如圖3所示。
從圖3可知，系統(tǒng)時鐘start-clk通過分頻電路模塊產(chǎn)生發(fā)送時鐘原始信號code-clk，用于電路的時鐘狀態(tài)控制。系統(tǒng)內(nèi)的微處理器將要發(fā)送的8位并行數(shù)據(jù)通過8位D觸發(fā)器SN54HC377，將數(shù)據(jù)鎖存在其Q端口等待發(fā)送，然后在異步四位計數(shù)器SN54HC161的計數(shù)功能控制下，移位寄存器SN54HC165進行數(shù)據(jù)的并／串轉(zhuǎn)換操作。在輸出端，通過雙D觸發(fā)器SN54HC74產(chǎn)生中斷信號，然后開始通過單向總線驅(qū)動器SN54HC244進行幀同步信號、時鐘信號及數(shù)據(jù)的發(fā)送操作。
2．2 基于CPLD／FPGA的接口結(jié)構(gòu)設(shè)計
為解決傳統(tǒng)硬件電路元器件多，功耗大，體積大等缺點，利用CPLD／FPGA技術(shù)，同時結(jié)合VHDL硬件描述語言設(shè)計三線制同步串行通信控制器接口已成為一種必然，結(jié)合三線制同步串行通信機理，設(shè)計出了基于CPLD／FPGA的三線制同步串行通信控制器接口內(nèi)部結(jié)構(gòu)，其功能結(jié)構(gòu)如圖4所示。

整個三線制同步串行通信控制器接口的內(nèi)部結(jié)構(gòu)主要由時鐘分頻模塊、系統(tǒng)接口控制邏輯、數(shù)據(jù)接收模塊、數(shù)據(jù)發(fā)送模塊等四大模塊構(gòu)成。
時鐘分頻模塊主要用于數(shù)據(jù)收／發(fā)模塊產(chǎn)生同步時鐘信號。系統(tǒng)接口控制邏輯主要用于各種邏輯功能信號的控制，同時還可以接收_中斷仲裁邏輯模塊產(chǎn)生的中斷信號，控制數(shù)據(jù)的接收或者發(fā)送操作。數(shù)據(jù)接收模塊是三線制同步串行通信控制器接口進行數(shù)據(jù)接收的核心部分，其模塊結(jié)構(gòu)如圖5所示。