3 總線接口設(shè)計實現(xiàn)

3.1 接口硬件設(shè)計

接口硬件主要由主控FPGA模塊，電源管理模塊，DDR高速緩存模塊、和時鐘管理模塊組成。硬件結(jié)構(gòu)框圖如圖3所示。

FPGA是整個設(shè)計的最關(guān)鍵部分，主要實現(xiàn)：PCI-Express硬核；在硬核的用戶接口和傳輸接口實現(xiàn)PCI-Express傳輸本地總線的時序邏輯；并且在其內(nèi)部完成DDR控制時序邏輯。FPGA是PCI-Express接口和DDR內(nèi)存單元數(shù)據(jù)傳輸?shù)耐ǖ?。這里選擇XilinxVirtex5系列FPGA中的V5LX50T芯片，封裝形式為FFGll36。

在整個電路中，F(xiàn)PGA的功耗最大，因此在電源模塊設(shè)計中，重點考慮FPGA因素。FPGA的功耗與設(shè)計有關(guān)，主要取決于器件的型號、設(shè)計的時鐘頻率、內(nèi)部設(shè)計觸發(fā)器翻轉(zhuǎn)率和整個FPGA的資源利用率。這里使用Xilinx功耗分析工具XPower進行功耗分析，根據(jù)XPower提供的動態(tài)功耗和靜態(tài)功耗分析結(jié)果，選擇TI公司的相關(guān)電源模塊。

DDR是比較常用的高速緩存單元，這里選擇使用現(xiàn)代公司的HY5DU56822DT-D4，在PCI-Express傳輸過程中，對時鐘的穩(wěn)定性要求很高；Virtex5 FPGA內(nèi)部的CMT模塊的時鐘綜合處理能力可能達不到預(yù)想的效果，這里使用專門的時鐘管理單元提供時鐘，選擇的是ICS874003芯片，通過FPGA管腳控制其時鐘綜合的效果。

3.2 軟件設(shè)計

在實現(xiàn)PCI-Express數(shù)據(jù)傳輸過程中，構(gòu)建數(shù)據(jù)傳輸流程如圖4所示。

數(shù)據(jù)從PC內(nèi)存通過PCI-Express接口向下傳輸?shù)紽PGA內(nèi)部，F(xiàn)PGA內(nèi)部DDR控制邏輯再將數(shù)據(jù)傳輸?shù)降腄DR內(nèi)存芯片中存儲，向下傳輸完畢后，F(xiàn)PGA內(nèi)部邏輯從DDR芯片中將存儲的數(shù)據(jù)讀出，并且給每個數(shù)據(jù)按字節(jié)加‘1’，然后通過PCI-Express接口，再將數(shù)據(jù)傳輸回PC內(nèi)存，PC內(nèi)存程序?qū)?shù)據(jù)進行校驗。

4 結(jié) 語

Virtex5系列FPGA芯片內(nèi)嵌PCI-Express End-point Block硬核，為實現(xiàn)單片可配置PCI-Express總線解決方案提供了可能。基于Virtex5 FPGA的PCIExpress設(shè)計實現(xiàn)方式簡單、配置靈活，適合于各種應(yīng)用領(lǐng)域，降低了設(shè)計成本，縮短了產(chǎn)品上市時間，保證了產(chǎn)品的功能性和易用性，開創(chuàng)了高效率PCI Express開發(fā)的新時代。