通過(guò)輸入數(shù)據(jù)移位實(shí)現(xiàn)DAC相位調(diào)整

可以利用Xilinx® FPGA中先進(jìn)的數(shù)字時(shí)鐘管理程序(DCM)來(lái)檢測(cè)兩個(gè)MUX-DAC的數(shù)據(jù)時(shí)鐘之間的相位差異(圖6)。DCM1生成一個(gè)與DATACLK1和DATACLK2相同頻率的時(shí)鐘。以時(shí)鐘周期的1/256為間距對(duì)DCLK1的延遲進(jìn)行動(dòng)態(tài)調(diào)整。觸發(fā)器DFF1和DFF2在每個(gè)時(shí)鐘周期對(duì)DATACLK1和DATACLK2進(jìn)行一次采樣。如果DFF1在DATACLK1為低時(shí)采樣DATACLK1，DFF1會(huì)輸出固定的“0”。如果DFF1在DATACLK1為高時(shí)采樣DATACLK1，DFF1會(huì)輸出固定的“1”。所以DFF3和DFF4可在任意時(shí)鐘相位定時(shí)，與DCLK1的延遲設(shè)置無(wú)關(guān)。通過(guò)將DCLK1的延遲進(jìn)行分級(jí)，使用DCM1的動(dòng)態(tài)延遲調(diào)整功能以及讀取DFF3和DFF4的輸出，我們可以得到基于DATACLK1和DATACLK2上升沿的延遲設(shè)置。根據(jù)延遲設(shè)置，我們可以計(jì)算出為了保持MUX-DAC1和MUX-DAC2輸入數(shù)據(jù)的同相，MUX-DAC1的輸入數(shù)據(jù)需要延遲的DAC時(shí)鐘周期數(shù)。FPGA中4 x 4桶形移位器的實(shí)現(xiàn)可使數(shù)據(jù)等待時(shí)間以一個(gè)DAC時(shí)鐘周期為增量進(jìn)行改變(參見(jiàn)圖6)。

MAX19692有四個(gè)并行數(shù)據(jù)端口A、B、C和D。輸入DAC的數(shù)據(jù)序列是An、Bn、 Cn、Dn、An+1、Bn+1、Cn+1、Dn+1、An+2等。12位4 x 4柱形移位器(圖6)允許輸入MUX-DAC1的數(shù)據(jù)延遲-1、0、1或2個(gè)CLK周期。因此可以進(jìn)行數(shù)據(jù)等待時(shí)間的調(diào)整直到兩個(gè)DAC的輸出數(shù)據(jù)同相。這樣的話，兩個(gè)DAC的數(shù)據(jù)時(shí)鐘可能相距幾個(gè)整數(shù)時(shí)鐘(CLK)周期且不再改變。由于DAC的建立和保持時(shí)間以數(shù)據(jù)時(shí)鐘為基準(zhǔn)，所以兩個(gè)DAC的數(shù)據(jù)時(shí)序必須不同?？梢酝ㄟ^(guò)驅(qū)動(dòng)DAC的FPGA中的多個(gè)DCM來(lái)實(shí)現(xiàn)。


圖6. 利用FPGA中桶形移位器的實(shí)現(xiàn)完成MUX-DAC的同步

每個(gè)DAC使用一個(gè)PLL實(shí)現(xiàn)DAC同步

如果DAC使用鎖相環(huán)(PLL)合成器來(lái)定時(shí)，那么同步兩個(gè)DAC的方法就是每個(gè)DAC使用單獨(dú)的PLL (圖7)。DAC1和DAC2的LVDS數(shù)據(jù)時(shí)鐘輸出相位與參考時(shí)鐘相比較。這樣的話，DAC的內(nèi)部時(shí)鐘分頻器在時(shí)鐘生成PLL中作為反饋分頻器使用。


圖7. 每個(gè)DAC使用一個(gè)PLL實(shí)現(xiàn)MUX-DAC同步

這種方法中，兩個(gè)DAC的建立和保持時(shí)間相匹配。但是這種方法有兩個(gè)缺點(diǎn)，兩個(gè)PLL會(huì)帶來(lái)額外的成本且PLL的相位噪聲極限可能會(huì)造成性能極限。

結(jié)論

MAX19692為2.3Gsps、12位、可工作于多個(gè)奈奎斯特頻帶內(nèi)的DAC，具有集成的4:1輸入數(shù)據(jù)多路復(fù)用器，是I/Q應(yīng)用中的理想器件。當(dāng)I/Q應(yīng)用中MAX19692的使用被強(qiáng)調(diào)時(shí)，所討論的方案同樣適用于其它DAC和應(yīng)用，比如在多于兩個(gè)通道應(yīng)用中使用的MAX5858A。本文所推薦的方案適用于任意數(shù)量的DAC。為了對(duì)高速器件進(jìn)行正確的同步，還必須考慮與電路板引線相關(guān)的延遲。