DDS系統(tǒng)輸出信號的頻率為f0=fclk×M／2N，頻率分辨率為△f=fclk／2N，當M=2N-1時，DDS最高的基波合成頻率為f0max=fclk／2。對于本系統(tǒng)，時鐘頻率fclk=155.520 MHz，N取12。仿真結(jié)果如圖4所示。

　　4 系統(tǒng)設(shè)計與仿真

　　根據(jù)以上各模塊單元的設(shè)計，構(gòu)成64QAM調(diào)制器的頂層文件如圖5所示。運用QuartusⅡ及Matlab軟件實現(xiàn)64QAM調(diào)制器仿真，仿真結(jié)果如圖6所示。

　　仿真可以按不同原則分類：①按所用模型的類型分為物理仿真、計算機仿真、半實物仿真；②按所用計算機的類型（模擬計算機、數(shù)字計算機、混合計算機）分為模擬仿真、數(shù)字仿真和混合仿真；③按仿真對象中的信號流分為連續(xù)系統(tǒng)仿真和離散系統(tǒng)仿真；④按仿真時間與實際時間的比例關(guān)系分為實時仿真、超實時仿真和亞實時仿真；⑤按對象的性質(zhì)分為宇宙飛船仿真、化工系統(tǒng)仿真、經(jīng)濟系統(tǒng)仿真等。

　　5 結(jié) 語

　　本文介紹了用FPGA實現(xiàn)全數(shù)字高階QAM調(diào)制器的思想和方法，采用原理圖和Verilog語言，用可編程芯片StratixⅡ系列中的EP2S30F484C3實現(xiàn)了整個設(shè)計，結(jié)果表明符合設(shè)計要求。為進一步的研究和設(shè)計全數(shù)字高階QAM系統(tǒng)打下了良好的基礎(chǔ)。