這樣, 為了使功率和噪聲同時匹配, 令Zin =Z ′ op t*= 50Ω,得到：

　　式( 9)中有4個方程, 5個未知數,則可以限定任何一個參數,再優(yōu)化其它參數。所以,在功耗( Id )限定的情況下, 仍然可以進行功率噪聲匹配。引入Cex后,通過調整Cex ,首先可以使最佳噪聲源阻抗Z ′op t實部為50Ω。

　　再選擇Ls ,使電路滿足Re [ Z′in ] = Re [ Z ′op t ] =50Ω。根據式(8) 、式(9)可以推出：

　　式(10)指出,選取的Ls 的電感值在引入Cex后亦可以比沒有連接Cex時有所降低。Ls 為源極負反饋電感,由于電感中的寄生電阻影響以及該電感本身的負反饋性質,低感值的電感可以做到更好的噪聲系數。

　　最后,調整片外電感Lg ,使諧振頻率為ω0 (設計要求ω0 為2. 43 GHz) ,ω0 表示為：

　　由于Cadence工具的局限性,仿真S參數時無法顯示Sop t曲線,噪聲匹配很難做到最優(yōu)。在實際設計過程中,當共源管M1、M2 寬長比以及其偏置電路都已經確定時,可以通過掃描Cex參數,比較最小噪聲系數NFmin ,選取其最佳值。當最小噪聲系數NFmin確定后,再通過進一步調整Cex ,盡量滿足功率匹配。在此過程中,必須同時關注噪聲系數NF和最小噪聲系數NFmin的變化,最后通過比較,選擇折中的優(yōu)化結果,確定恰當的Cex和Ls、Lg 值。

　　1. 3　輸出匹配

　　電路輸出端通過漏極電感并聯(lián)、串聯(lián)電容的結構實現(xiàn)阻抗匹配。漏極電感的選取對低噪聲放大器的性能有較大影響。電感值的大小直接影響放大器的增益。較大感值的電感可以增加LC并聯(lián)諧振電路的等效阻抗,從而帶來更高的電壓增益。但是大電感的自諧振頻率較低,而射頻電路要求的工作頻率卻很高。同時,大電感也會占用更大的芯片面積,引入較大的噪聲。而且,當電感值過大使放大器輸出阻抗實部超過50Ω時,必需通過在輸出端并聯(lián)電感或增加源極跟隨器等緩沖電路的方法才能將輸出阻抗匹配到50Ω。如果直接并聯(lián)電感,則會使輸出端直流短路,要解決這個問題,則必須串聯(lián)一個大電容后再將此電感并入電路,對于整體設計來說,引入了更多的無源元件,一方面大大影響了電路性能,另一方面也占用了更多面積。而增加一級緩沖電路,則會增加放大器的額外功耗。對于無線傳感器網絡節(jié)點中的模塊,這兩種方法都不可行。因此,具體設計時,需選取恰當的電感,既能保證應有的增益,又可以使輸出阻抗實部在50Ω附近。

　　由于該電路結構具有較高的隔離度,輸出端阻抗的調整對輸入端影響不大,可以在輸出端單獨進行匹配。具體設計過程中,可以首先在輸出端只連接漏極電感Ld ,通過仿真其S22參數,仿真其對應頻率2. 43GHz下的輸出阻抗。然后對照Smith圓圖,先并聯(lián)電容將輸出阻抗實部調整到50Ω,再通過串聯(lián)電容,將輸出阻抗虛部調整到0。這樣,最后可以將輸出阻抗匹配到50Ω,實現(xiàn)輸出端功率匹配。

　　2　低噪聲放大器的版圖及后仿真結果

　　本次設計的低噪聲放大器版圖如圖3所示,芯片面積約為: 735μm ×780μm。因為電路為對稱結構,所以在版圖的繪制上也需注意對稱性,這樣有利于提高電路性能。芯片左側為SGS焊盤,用來接入差分輸入信號。芯片右側為SGS焊盤,用來接差分輸出信號。芯片上下端各為三針直流焊盤,用來提供增益控制信號Vc1、Vc2 ,對稱的電源Vdd以及對稱的地Gnd。在焊盤組間空隙處,增加了電源Vdd到地Gnd的濾波電容組濾除電源Vdd上的紋波,旁路外界干擾,這種結構可以在最大利用版圖面積的同時進一步提高了電路性能。

圖3　低噪聲放大器版圖

　　在Cadence Spectre仿真環(huán)境下對電路的S 參數,噪聲系數NF以及穩(wěn)定性系數KF進行了后仿真,后仿真在TT工藝角,溫度為27 ℃情況下進行。