CMOS圖像傳感器IBIS5-B-1300的驅(qū)動時序設(shè)計
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2．1 現(xiàn)場可編程門陣列FPGA
隨著集成電路的發(fā)展，大規(guī)模可編程邏輯器件廣泛用于電路設(shè)計領(lǐng)域，它具有功耗低，可靠性高的特點(diǎn)，同時大大減小了電路板的尺寸。FPGA的內(nèi)部結(jié)構(gòu)決定了FPGA在時序設(shè)計方面的優(yōu)越性。該設(shè)計選用Xilinx公司的Spartan3系列FPGA芯片XC3$50作為硬件設(shè)計平臺。Spar-tan3基于VirtexⅡFPGA架構(gòu)，采用90 nm技術(shù)，8層金屬工藝，內(nèi)嵌硬核乘法器和數(shù)字時鐘管理模塊。從結(jié)構(gòu)上看，它將邏輯、存儲器、數(shù)字運(yùn)算、數(shù)字處理器、I／O以及系統(tǒng)管理資源完美地結(jié)合在一起，使之具有更高層次、更廣泛的應(yīng)用。
2．2 控制時序的設(shè)計
該設(shè)計采用VHDL硬件描述語言，根據(jù)自頂向下的設(shè)計方法，將時序控制部分分為三個模塊：復(fù)位模塊、寄存器配置模塊和快門模塊。由于寄存器有兩種配置方式，快門模式也有兩種，因而后兩部分都可以再細(xì)分為兩個小模塊。三個大的模塊有嚴(yán)格的先后關(guān)系，必須在前一模塊已完成后，才可開始后一模塊。圖4顯示模塊的劃分及其關(guān)系。本文引用地址：http://cafeforensic.com/article/163108.htm
復(fù)位模塊是用來產(chǎn)生圖像傳感器所需的SYS_RE_SET信號，使傳感器正常復(fù)位，內(nèi)部寄存器清零，為寄存器的配置做好準(zhǔn)備。
寄存器配置模塊是用來配置圖像傳感器內(nèi)部的12個寄存器，提供傳感器工作所需的參數(shù)和方式。其中，參數(shù)有積分時間、積分方式(單斜率或多斜率)、X序列發(fā)生器的時鐘間隔、SS序列發(fā)生器的時鐘間隔、亞采樣方式、開窗位置及大小等。
快門模塊用于產(chǎn)生傳感器工作所需的一些控制信號，針對快門方式的不同給出所需的時序控制信號。在同步快門的設(shè)計中，該設(shè)計采用單斜率積分，在此設(shè)計基礎(chǔ)上多斜率積分容易實(shí)現(xiàn)。
該設(shè)計采用VHDL對各模塊時序進(jìn)行編程。其中，快門模塊使用狀態(tài)機(jī)來實(shí)現(xiàn)各狀態(tài)之間的轉(zhuǎn)換(圖5顯示了卷簾模塊的狀態(tài)轉(zhuǎn)移圖，圖6顯示了同步快門的狀態(tài)轉(zhuǎn)移圖)。全局時鐘和ADC時鐘采用DCM即數(shù)字時鐘管理單元來實(shí)現(xiàn)。
3 實(shí)驗(yàn)結(jié)果
3．1 仿真結(jié)果
時序控制電路設(shè)計完畢后，需要對各部分進(jìn)行功能仿真、邏輯綜合以及綜合后仿真，最后對整個系統(tǒng)進(jìn)行綜合、布局布線，完成時序仿真。對各模塊編程并仿真通過后，將各模塊加載到主函數(shù)top中，采用并行的寄存器配置方式，對卷簾和同步兩種快門方式進(jìn)行仿真，在Modelsim中的仿真結(jié)果如圖7，圖8所示。
3．2 成像結(jié)果
將此驅(qū)動時序應(yīng)用于相機(jī)系統(tǒng)，在全幀輸出模式(1 280×1 024)下，對鑒別率靶和靜物進(jìn)行拍攝，實(shí)驗(yàn)結(jié)果如圖9，圖10所示。由所拍攝結(jié)果可以看出，圖像清晰穩(wěn)定，無明顯變形，CMOS圖像傳感器滿足了成像的需求。
4 結(jié)語
圖像傳感器驅(qū)動時序的正確與否對其能否正常工作起著決定性的作用。本文在分析CMOS圖像傳感器IBIS5-B-1300工作時序的基礎(chǔ)上，設(shè)計了兩種寄存器配置方案和兩種快門方式，并用FPGA內(nèi)嵌的數(shù)字時鐘管理單元(DCM)完成了系統(tǒng)時鐘和ACD時鐘的設(shè)計。實(shí)驗(yàn)結(jié)果表明，所設(shè)計的驅(qū)動時序可以滿足該圖像傳感器的驅(qū)動要求。
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