3 驅(qū)動(dòng)時(shí)序及驅(qū)動(dòng)設(shè)計(jì)
3．1驅(qū)動(dòng)時(shí)序分析
TCDl206在圖2所示的驅(qū)動(dòng)脈沖作用下工作。當(dāng)SH脈沖高電平到來時(shí)，φ1脈沖為高電平，其下形成深勢(shì)阱，同時(shí)SH的高電平使φ1電極下的深勢(shì)阱與MOS電容存儲(chǔ)勢(shì)阱溝通。MOS電容中的信號(hào)電荷包通過轉(zhuǎn)移柵轉(zhuǎn)移到模擬移位寄存器的φ1電極下的勢(shì)阱中。當(dāng)φSH由高變低時(shí)，φSH低電平形成的淺勢(shì)阱將存儲(chǔ)柵下的勢(shì)阱與φ1電極下的勢(shì)阱隔離開。存儲(chǔ)柵勢(shì)阱進(jìn)入光積分狀態(tài)，而模擬移位寄存器將在φ1與φ2脈沖的作用下驅(qū)使轉(zhuǎn)移到φ1電極下的勢(shì)阱中的信號(hào)電荷向左轉(zhuǎn)移，并經(jīng)輸出電路由OS電極輸出。DOS端輸出補(bǔ)償信號(hào)。

由于結(jié)構(gòu)上的安排，OS端首先輸出 13個(gè)虛設(shè)單元信號(hào)，再輸出51個(gè)暗信號(hào)，然后才連續(xù)輸出Sl到S2160的有效像素單元信號(hào)。第S2160信號(hào)輸出后，又輸出9個(gè)暗信號(hào)，再輸出2個(gè)奇偶檢測(cè)信號(hào)，以后是空驅(qū)動(dòng)?？镇?qū)動(dòng)的數(shù)目可以是任意的。由于該器件是兩列并行分奇偶傳輸?shù)?，所以在一個(gè)SH周期中至少要有1 118個(gè)φ1脈沖。RS為復(fù)位級(jí)的復(fù)位脈沖，復(fù)位一次輸出一個(gè)信號(hào)。
3．2驅(qū)動(dòng)電路設(shè)計(jì)
驅(qū)動(dòng)電路的作用是給CCD提供正常工作所需要的邏輯時(shí)序脈沖和偏置工作電壓．并在CCD的輸出端把光電轉(zhuǎn)換得到的電荷量轉(zhuǎn)變成電壓量輸出。驅(qū)動(dòng)脈沖信號(hào)的波形、相位、前后沿時(shí)間等對(duì)器件工作有很大影響。
為了保證CCD工作穩(wěn)定可靠．必須設(shè)計(jì)符合CCD正常工作要求的時(shí)序脈沖和驅(qū)動(dòng)控制電路，驅(qū)動(dòng)控制脈沖與CCD良好配合，才能充分發(fā)揮CCD的光電轉(zhuǎn)換、電荷存儲(chǔ)和電荷轉(zhuǎn)移等功能。不同型號(hào)的CCD要求的工作參數(shù)不同，很難設(shè)計(jì)一種驅(qū)動(dòng)控制電路同時(shí)滿足多種CCD工作需要，即使是相同像元數(shù)的CCD器件，若型號(hào)不同也不具有互換性。
TCDl206傳感器的驅(qū)動(dòng)脈沖都為周期性方波，但周期和占空比不同。其4路驅(qū)動(dòng)脈沖之間需要滿足特定的時(shí)序關(guān)系：根據(jù)驅(qū)動(dòng)脈沖時(shí)序圖可知在1個(gè)SH周期中至少有l(wèi) 118個(gè)φ1脈沖。即TSH>l 118T1，T1為驅(qū)動(dòng)脈沖φ1的周期。這里選擇TSH=1 128T1。在SH為高電平期間，要求φ1l與φ2有一個(gè)大于SH=1持續(xù)時(shí)間的寬脈沖，這是由于此時(shí)像元中的電荷正在向兩列寄存器中轉(zhuǎn)移，如果在此期間φ1與φ2有上升或下降沿出現(xiàn)，則會(huì)造成電荷轉(zhuǎn)移不完全的情況。時(shí)鐘脈沖φ1，φ2頻率的最大值是l MHz，典型值是0．5 MHz。復(fù)位脈沖RS頻率的最大值是2 MHz，典型值是1 MHz。本設(shè)計(jì)中都選用典型值。而且φ1、φ2必須反相，占空比l：l；SH的高電平脈沖寬度要小于φ1，φ2；RS與CLK時(shí)鐘的占空比為l：4。
3．2．1原理圖設(shè)計(jì)
確定SH、φ1、φ2和RS的參數(shù)后，則可根據(jù)它們之間的時(shí)序關(guān)系設(shè)計(jì)硬件邏輯圖，如圖3所示。

本設(shè)計(jì)利用CPLD作為硬件設(shè)計(jì)平臺(tái)，它具有較高的靈活性，電子電路設(shè)計(jì)完成后，如果需修改時(shí)序邏輯。只需重寫CPLD內(nèi)部邏輯電路即可。因此，CPLD非常適合用于設(shè)計(jì)CCD驅(qū)動(dòng)電路。
各個(gè)模塊的設(shè)計(jì)采用VHDL語言描述。采用4 MHz的時(shí)鐘CLK作為輸入的時(shí)鐘，Dl模塊用于將時(shí)鐘信號(hào)進(jìn)行8分頻，將4 MHz的時(shí)鐘頻率分成0．5 MHz。D2模塊是將時(shí)鐘頻率分成l MHz，占空比為l：4。COUNTERll28模塊和NCOUNTERll28模塊分別是上升沿和下降沿計(jì)數(shù)，計(jì)數(shù)范圍在0～1128之間循環(huán)，在前兩個(gè)時(shí)鐘為高電平，其余時(shí)間都為低電平。
電路實(shí)現(xiàn)是先用D1模塊將4 MHz的時(shí)鐘頻率分成0．5 MHz，用0．5 MHz的脈沖作為COUNTERll28和NCOUNTERll28的輸入端，將COUNTERll28和NCOUNTERll28的輸出相與，輸出結(jié)果就是SH，將D1和COUNTERll28以及NCOUNTERll28的輸出進(jìn)行邏輯或，則得到φ1，再將φ1反相，得到φ2，由D2模塊可直接得到RS。