利用CPLD解決便攜式產(chǎn)品設(shè)計(jì)的挑戰(zhàn)
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舉個(gè)例子，在萊迪思半導(dǎo)體的ispMACH 4000ZE CPLD中，一個(gè)塊內(nèi)的所有I/O引腳都共享一個(gè)PowerGuard(針對(duì)輸入選通，Lattice給予此特性的名稱(chēng))使能信號(hào)，稱(chēng)為塊輸入使能(BIE)信號(hào)。BIE可以用宏單元邏輯在內(nèi)部產(chǎn)生，也可通過(guò)用戶(hù)I/O從外部源或輸入引腳的方式來(lái)產(chǎn)生。為增加設(shè)計(jì)的靈活性，器件有多少塊就有多少塊輸入使能信號(hào)，數(shù)目從2至16不等。可以把兩個(gè)或更多的使能信號(hào)組合在一起，構(gòu)成一個(gè)用戶(hù)使能信號(hào)。
以6宏單元的ispMACH406?ZE器件為例，除了兩個(gè)激活的輸入，其余的都使用了PowerGuard，使動(dòng)態(tài)電流減少了99％。如圖3所示，動(dòng)態(tài)ICC從2.9毫安減少至26微安。本文引用地址：http://cafeforensic.com/article/166303.htm
有些CPLD可以通過(guò)軟件對(duì)每個(gè)引腳單獨(dú)控制，使其為“高”或者“低”，從而進(jìn)一步減少I(mǎi)/O電流和系統(tǒng)總功率。電壓典型值為250mV~500mV的輸入滯后電路通常用來(lái)實(shí)現(xiàn)降噪和減緩輸入信號(hào)的變化，以提高信號(hào)的完整性。
由于主系統(tǒng)電源的典型值為1.8V，大多數(shù)便攜式系統(tǒng)都需要LVCMOS接口。這些系統(tǒng)要求能與工作在TTL或LVCMOS標(biāo)準(zhǔn)的其他器件相連接。目前所有CPLD都有獨(dú)立的核心電壓和I/O電壓，其中I/O電壓能支持1.5、1.8、2.5和3.3V LVCMOS電平。諸如ispMACH 4000ZE這樣的CPLD還能夠與傳統(tǒng)的5V電壓LVCMOS器件接口。
電路板尺寸
隨著便攜式產(chǎn)品的體積不斷縮小，設(shè)計(jì)人員必須在非常小的電路板上集成更多的邏輯功能?，F(xiàn)在的CPLD可以采用超小型封裝，包括芯片級(jí)BGA(csBGA，0.5毫米間距)，只需25平方毫米或49平方毫米的電路板面積。而傳統(tǒng)的薄型四方扁平封裝(TQFP封裝，0.8毫米間距)封裝需要100平方毫米或196平方毫米的電路板面積。
當(dāng)電路板空間有限時(shí)，采用這些封裝非常理想。與傳統(tǒng)的TQFP封裝相比，這些封裝使電路板面積減少了75％以上，從而簡(jiǎn)化了電路板布線(xiàn)并降低整個(gè)系統(tǒng)成本。圖4為ispMACH 4000ZE csBGA封裝示意圖。BGA封裝的熱電阻值(典型值為10度/瓦)比TQFP或PQFP封裝更低(典型值20度/瓦至40度/瓦)對(duì)于降低功耗和提高器件的可靠性，它們是更好的選擇。
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