4.1 SRAM地址線控制

寫緩存的地址由LLC計(jì)數(shù)生成，但不是每個(gè)LLC都包含有效數(shù)據(jù)需要和HREF及VREF相與形成，在Quartus II中采用原理圖編輯方式對(duì)SRAM地址進(jìn)行控制，具體如圖2所示。

圖2中主要包括2個(gè)19位計(jì)數(shù)器及4個(gè)19位三態(tài)緩沖門，其中HREF／VREF由SAA7113中的RTS0／RTS1配置形成，ODD(奇場(chǎng)指示信號(hào))由VREF計(jì)數(shù)2分頻形成，EVEN(偶場(chǎng)指示信號(hào))由ODD取反得到，這樣可免去對(duì)HREF計(jì)數(shù)，然后丟棄消隱行的過程，同時(shí)得到了HREF、VREF及ODD三個(gè)參考同步信號(hào)。圖中ODD_CS及EVEN_CS是由ODD及EVEN和CPU片選信號(hào)CS構(gòu)成。奇數(shù)場(chǎng)時(shí)，偶場(chǎng)計(jì)數(shù)器清零，奇場(chǎng)計(jì)數(shù)器工作形成的地址通過緩沖門連接至奇場(chǎng)SRAM，同時(shí)若有CPU片選信號(hào)將會(huì)選通偶場(chǎng)SRAM，CPU的19位地址線將連接至偶場(chǎng)SRAM，偶數(shù)場(chǎng)時(shí)則反之。

4.2 SRAM數(shù)據(jù)控制

數(shù)據(jù)線控制電路主要由4個(gè)8位三態(tài)緩沖門組成，如圖3所示。其中VP0～VP7為SAA7113的8位數(shù)據(jù)輸出，其原理與地址線控制電路類似。寫控制電路由2個(gè)4輸入或門構(gòu)成，其中nHREF及nVREF由HREF、VREF取非得到，實(shí)現(xiàn)只有在有效數(shù)據(jù)時(shí)才形成寫使能WE。

5 系統(tǒng)仿真

從圖4所示的Quartus II時(shí)序分析中可以看出LLC與ODD_nWE的延遲為8.8 ns，ODD_nWE與計(jì)數(shù)器生成的地址線的時(shí)間間隔為10 ns，即地址線的生成與LLC上升沿的時(shí)延為18.8 ns，由于LLC為27 MHz半個(gè)周期為18.5 ns，本系統(tǒng)設(shè)計(jì)正好滿足SAA7113輸出數(shù)據(jù)在LLC的下降沿開始有效。兩片SRAM地址信號(hào)SRAM0_Add、SRAM1_Add以及SRAM寫信號(hào)ODD_nWE、ENEN_nWE隨著場(chǎng)同步信號(hào)ODD交替出現(xiàn)，實(shí)現(xiàn)了高效的乒乓切換混存結(jié)構(gòu)。

6 結(jié)束語(yǔ)

本文采用EPM570與兩片512 KB SRAM實(shí)現(xiàn)視頻采集系統(tǒng)，相較于采用雙口RAM、高速FIFO的緩存結(jié)構(gòu)不僅價(jià)格低廉，能在時(shí)序上進(jìn)行控制，還能獲得720×576的實(shí)際有效分辨率，緩存效率高，占用處理器資源少。為處理器進(jìn)一步進(jìn)行視頻壓縮提供了有力的保障。