以常用的最簡單的矩心跟蹤算法為例，DSP每次響應(yīng)中斷后，主要進(jìn)行的工作是：首先設(shè)定搜索的波門，將波門內(nèi)的數(shù)據(jù)通過DMA方式快速搬移到片內(nèi)存儲器，然后用矩心跟蹤算法進(jìn)行處理，直至搜索出目標(biāo)后，將目標(biāo)的像素的位置偏差計(jì)算出來并送給主控板。

　　2.4 基于FPGA的圖像顯示單元

　　系統(tǒng)要求輸出標(biāo)準(zhǔn)的PAL制式的模擬視頻，由于PAL制式視頻場頻為50 Hz，幀頻為25 Hz，所以對于前端高分辨率高幀頻的數(shù)字圖像，必須降頻輸出，且分辨率也要降低。選用專用的圖像DA芯片ADV7123，該芯片輸入位寬為10 b，可以轉(zhuǎn)換的數(shù)據(jù)速率可達(dá)240 MHz。因?yàn)闃?biāo)準(zhǔn)的PAL制式視頻一幀只能顯示有效行576行，對于1 024行的數(shù)據(jù)圖像只能隔行顯示512行，且奇場256行，偶場256行。所以對于采集的圖像來說行方向上是降低了分辨率，但在列的方向上不降低分辨率。

　　由前面可知，由于采集顯示采用乒乓結(jié)構(gòu)，但是由于顯示是隔行抽點(diǎn)顯示的，且顯示的頻率幀頻為25 Hz，所以在采集部分時(shí)，應(yīng)當(dāng)隔行取數(shù)據(jù)存儲，且每2幀才更新一次采集的數(shù)據(jù)。不像采集處理部分一樣，每幀都要更新采集的數(shù)據(jù)。

　　控制ADV7123的時(shí)鐘信號、復(fù)合同步信號、復(fù)合消隱信號均由FPGA產(chǎn)生。與電視相關(guān)的行、場同步和消隱信號正是PAL制式模擬視頻信號生成的關(guān)鍵。

　　FPGA 認(rèn)通過對數(shù)字相機(jī)下來的80 MHz時(shí)鐘倍頻后，經(jīng)過時(shí)鐘計(jì)數(shù)和邏輯組合運(yùn)算獲得所需要的各種同。步時(shí)序信號。ADV7123的時(shí)鐘信號根據(jù)80 MHz時(shí)鐘先2倍頻后蔣5分頻而成，即像素時(shí)鐘頻率為32 MHz，周期為31.25 ns。生成的圖像大小為1 400×576像素，即每場圖像有288行，每行有1 400個(gè)像素點(diǎn)。系統(tǒng)采用PAL制式的隔行掃描方式，場周期時(shí)間為20 ms，行周期為64μs，所以每場包含312.5個(gè)行周期，但場消隱的高電平持續(xù)288個(gè)行周期，只要調(diào)整場消隱信號的起始位置，就很容易使視頻圖像的輸出位于屏幕的正中間。行場同步信號和消隱信號的實(shí)現(xiàn)思路基本上一樣：對時(shí)鐘計(jì)數(shù)，計(jì)到某一個(gè)數(shù)值時(shí)，使輸出的信號翻轉(zhuǎn)(由低電平到高電平或者由高電平到低電平)，計(jì)數(shù)器的周期和翻轉(zhuǎn)的周期根據(jù)不同的參數(shù)而有所不同。由于這些時(shí)序是在FPGA中編程實(shí)現(xiàn)，很容易調(diào)整和修改。

　　至于字符疊加過程，DSP按照在圖像上實(shí)際疊加字符的位置和大小將要疊加的字符點(diǎn)陣寫入到FPGA片內(nèi)雙口RAM中(顯示字符的地方寫二進(jìn)制的1，顯示圖像的地方寫二進(jìn)制的0)，顯示輸出的每一幀，F(xiàn)PGA讀取字符疊加雙口RAM，根據(jù)其值來決定是輸出采集的圖像還是輸出疊加字符。這樣通過DSP和FPGA 的配合，可以靈活地疊加任何字符，DSP可以根據(jù)系統(tǒng)的任何狀態(tài)變化來改變字符疊加RAM中的值，因此保證系統(tǒng)具有良好的人機(jī)交互界面。

　　3 結(jié)語

　　以高性能DSP和FPGA為核心，對Camera Link接口的數(shù)字相機(jī)進(jìn)行圖像采集，采用數(shù)字圖像處理技術(shù)，建立了一個(gè)實(shí)時(shí)的圖像跟蹤系統(tǒng)。該系統(tǒng)體積小、重量輕、可靠性高，具有良好的人機(jī)交互界面，已經(jīng)成功地應(yīng)用在實(shí)際項(xiàng)目中。