4 四倍頻細(xì)分電路模塊的仿真

根據(jù)圖2所示的狀態(tài)轉(zhuǎn)換圖，利用硬件描述語言Verilog HDL描述該電路功能，編程思想為將A，B某一時刻的信號值的狀態(tài)合并為狀態(tài)的判斷標(biāo)志state，并放入寄存器prestate．當(dāng)A，B任一狀態(tài)發(fā)生變化時，state值即發(fā)生改變，將此時的state值與上一時刻的prestate進(jìn)行比較，則能根據(jù)A，B兩個脈沖的狀態(tài)相對變化確定計數(shù)值db的加減，得出計數(shù)器輸出值的加減標(biāo)志．

仿真結(jié)果如圖6所示．當(dāng)信號A上跳沿超前于B時，計數(shù)值db進(jìn)行正向計數(shù)；當(dāng)A上跳沿滯后于B時，計數(shù)值db進(jìn)行反向計數(shù)．即db將細(xì)分、辨向、計數(shù)集于一身，較好地實(shí)現(xiàn)了光柵細(xì)分功能．

比較圖3和圖5可以看出，用FPGA設(shè)計信號處理模塊，設(shè)計過程和電路結(jié)構(gòu)更加簡潔.另外,在應(yīng)用中需注意FPGA時鐘周期應(yīng)小于光柵信號脈沖的1／4.

5 結(jié)論

①新型設(shè)計方法結(jié)構(gòu)簡單，集成度高，比傳統(tǒng)設(shè)計方法所用器件數(shù)大大減少．

②集成化設(shè)計使系統(tǒng)功耗降低，抗干擾性增強(qiáng)．

③用Verilog HDL設(shè)計電路，改變電路結(jié)構(gòu)只需修改程序即可，且系統(tǒng)維護(hù)和升級的便捷性提高．