航管二次監(jiān)視雷達(dá)地面詢問編碼器的FPGA設(shè)計
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3 編碼器設(shè)計流程
編碼器的FPGA設(shè)計流程圖如圖5所示。首先提取雷達(dá)控制界面的控制命令，判斷出詢問模式和詢問方式(詢問交替方式)。結(jié)合S0產(chǎn)生原理和雷達(dá)詢問距離理論，用計數(shù)分頻編碼產(chǎn)生S0同步信號。
若是常規(guī)模式，在S0同步信號沿觸發(fā)下，按照軟件控制界面不同的控制命令，分別編碼產(chǎn)生周期性的6種單模式(見表1)詢問信號；并且產(chǎn)生對應(yīng)的周期性提取信號，結(jié)合交替模式產(chǎn)生相應(yīng)的編碼信號。
若是S模式詢問，設(shè)計流程是：首先產(chǎn)生S模式的前導(dǎo)脈沖P1，P2和數(shù)據(jù)位同步信號P5，然后判斷是短S模式(P5數(shù)據(jù)位56 b)，還是長S模式(P6數(shù)據(jù)位112 b)，再調(diào)用XCV600E內(nèi)部的雙口RAM IPcore模塊進(jìn)行數(shù)據(jù)采集，對s模式最后24 b的飛機(jī)地址數(shù)據(jù)位進(jìn)行奇偶地址校驗編碼，校驗規(guī)則如圖4所示。之后再對校驗結(jié)果進(jìn)行DPSK調(diào)制編碼，然后按照S模式的信號格式，在數(shù)據(jù)同步位信號P5 (見圖3)控制下，產(chǎn)生S模式詢問信號。本文引用地址：http://cafeforensic.com/article/169484.htm
4 詢問信號的仿真波形
4．1 常規(guī)模式1：1：1交替詢問信號的仿真波形
首先是同步觸發(fā)信號S0的產(chǎn)生，由雷達(dá)顯控界面人工操作改變，對應(yīng)二次雷達(dá)監(jiān)視的范圍不同而具有不同的周期。一般S0的周期有2．5 ms，3．5 ms，0．000 9 ms 。
當(dāng)S0的周期為3．5 ms時，其仿真結(jié)果如圖6所示。XCV600E的FPGA時鐘為40 MHz，產(chǎn)生周期性的S0信號。采用計數(shù)4倍、8倍、1O倍分頻產(chǎn)生各模塊所需的時鐘。如果改變S0的周期，可用類似的方法產(chǎn)生；其次是三三交替詢問模式的產(chǎn)生。如圖6所示，在詢問控制界面中，任選6種常規(guī)模式中的3種。在同步編碼信號S0的上升沿進(jìn)行觸發(fā)，在第一個S0周期內(nèi)產(chǎn)生詢問模式mode_1，第二個S0周期內(nèi)產(chǎn)生詢問模式mode_2，第三個S0周期內(nèi)產(chǎn)生詢問模式mode_3 A，第四個S0周期內(nèi)產(chǎn)生詢問模式mode_1。按此規(guī)律周期性的產(chǎn)生即為三三交替詢問模式。其中，S1_revert，S2_revert， S3_revert是循環(huán)狀態(tài)機(jī)產(chǎn)生的周期性提取信號，分別周期性提取mode 1，mode 2，mode 3 A的編碼信號，其他單模式的編碼產(chǎn)生方式類似。
4．2 S模式CRC校驗編碼和譯碼仿真波形
依據(jù)S模式詢問機(jī)編碼器的P5位奇偶地址校驗的多項式電路規(guī)則(見圖4)，應(yīng)用Matlab軟件建立24個D觸發(fā)器組成的移位寄存器進(jìn)行仿真。如圖7所示，仿真結(jié)果中以P5。為56 b為例，data為原始的P6數(shù)據(jù)信號，data為 “11111111101101010011010100100000011011111101001100001000”序列。其中，最后24 b表示飛機(jī)地址(初次獲得飛機(jī)地址是由“全呼詢問”獲得該校驗是“點名詢問”方式)；encode為校驗輸出，其序列為 “11111111101101010011010100100000000101101010000100110000”；然后把encode作為輸入按照應(yīng)答器解碼電路進(jìn)行譯碼，譯碼結(jié)果為decode。由此發(fā)現(xiàn)譯碼結(jié)果與原始輸入數(shù)據(jù)相同，保證了校驗編碼設(shè)計的正確性。
5 結(jié) 語
利用FPGA的高速運算能力和IPcore技術(shù)設(shè)計高性能的二次雷達(dá)地面詢問編碼器，不但在數(shù)據(jù)采集、信號編碼時具有自適應(yīng)性和可控性，而且解決了雷達(dá)信號的實時性問題，完成了多種復(fù)雜信號處理的單片F(xiàn)P-GA集成，有效地解決了小電路板尺寸與大存儲空間的矛盾，從而提高了系統(tǒng)的集成性，進(jìn)一步節(jié)約了資源。同時利用“軟件顯控界面+FPGA+MCU”結(jié)合的架構(gòu)技術(shù)使之更容易成為微型系統(tǒng)。
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