對(duì)于Halfzero 的情況, 可簡(jiǎn)化圖1 和圖2 中的F(4)、F (5)、F (6)、F (7) 的相關(guān)路徑, 得到Halfzero 的算法流程(如圖3)。此時(shí)時(shí)乘法總數(shù)為10 次。

圖3　Halfzero 的算法流程 其中Ci = 2cos( iπ/16)

對(duì)于一般的情況, 根據(jù)圖1 和圖2 的流程計(jì)算,取C i = 2cos( iπ/16) 。乘法總數(shù)22 次。

2　硬件結(jié)構(gòu)和設(shè)計(jì)技巧

2.1　整體結(jié)構(gòu)的選擇

MPEG-4 加速器的的整體框圖如圖4 所示。其中slave 模塊負(fù)責(zé)模式配置, 接收數(shù)據(jù), 反量化并判斷OnlyDC 和Halfzero。寫(xiě)向slave 的數(shù)據(jù)經(jīng)過(guò)反量化操作后進(jìn)入Xmem。MPEG-4 加速器的Cont rol模塊控制整個(gè)解碼流程。Idct8x1從Xmem 中讀出原數(shù)據(jù)做一維IDCT 并寫(xiě)回Xmem。

由于Xmem 的帶寬限制IDCT 8x1只使用兩個(gè)乘法器, 把乘法排列緊湊后, 普通情況一維IDCT 需要20個(gè)周期, Halfzero 需要14個(gè)周期。Master 負(fù)責(zé)取運(yùn)動(dòng)補(bǔ)償圖像數(shù)據(jù), 并在完成IDCT 變換和疊加后將結(jié)果放回顯存。每次數(shù)據(jù)寫(xiě)回顯存后, Control 模塊會(huì)將Xmem 清零, 這樣下次解碼操作只需將非零數(shù)據(jù)寫(xiě)入Xmem , 減少了數(shù)據(jù)的寫(xiě)入時(shí)間。

雙端口片上存儲(chǔ)器Xmem 負(fù)責(zé)存放IDCT 的中間數(shù)據(jù)和計(jì)算結(jié)果, 其中數(shù)據(jù)通過(guò)A端口進(jìn)行IDCT 變換, IDCT 結(jié)果通過(guò)B 端口進(jìn)行疊加, IDCT 計(jì)算和運(yùn)動(dòng)補(bǔ)償疊加可以通過(guò)A、B 兩個(gè)端口并行處理。單端口Ymem 負(fù)責(zé)存放MA STER取回的運(yùn)動(dòng)補(bǔ)償數(shù)據(jù)。Xmem 和Ymem 是零等待的片上存儲(chǔ)器, 而且在外部總線(xiàn)上是可見(jiàn)的, 所以在MPEG-4 加速器不使用時(shí), 它們還可以作為整個(gè)芯片高速的緩沖區(qū)使用。

圖4　M PEG-4 加速器的整體框圖

2.2　OnlyDC 情況的處理

在進(jìn)行二維IDCT 的行變換時(shí), 一般情況和Halfzero情況都會(huì)向Xmem 寫(xiě)回8個(gè)計(jì)算結(jié)果; 如果是OnlyDC 則不對(duì)Xm em 做任何讀寫(xiě), 所以在做列IDCT時(shí)必須對(duì)idct8x1 發(fā)出的地址進(jìn)行重新映射, 使其指向這一行的第一個(gè)數(shù)據(jù)。如圖5 所示,IDCT發(fā)出的地址指向當(dāng)前要進(jìn)行IDCT變換的列中的數(shù)據(jù), Control 模塊中的Address Remap 邏輯會(huì)根據(jù)On lyDC 狀態(tài)將地址轉(zhuǎn)換為指向第一列的有效數(shù)據(jù)。對(duì)于列IDCT 我們直接按照一般情況計(jì)算。

圖5　地址重映射