無(wú)絕緣移頻自動(dòng)閉塞系統(tǒng)中采集系統(tǒng)設(shè)計(jì)
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(9)硬件實(shí)現(xiàn)的SPI，SMBus／I2C和兩個(gè)UART串行接口；
(10)通用的16位定時(shí)器；
(11)具有五個(gè)捕捉/比較模塊的可編程計(jì)數(shù)器／定時(shí)器陣列；
(12)片內(nèi)看門(mén)狗定時(shí)器、VDD監(jiān)視器和溫度傳感器。
C8051F020單片機(jī)的所有模擬和數(shù)字外設(shè)均可由用戶固件使能／禁止和配置。FLASH存儲(chǔ)器還具有在系統(tǒng)重新編程能力，可用于非易失性數(shù)據(jù)存儲(chǔ)，并允許現(xiàn)場(chǎng)更新805l固件。片內(nèi)JTAG調(diào)試電路允許使用安裝在最終應(yīng)用系統(tǒng)上的產(chǎn)品MCU進(jìn)行非侵入式(不占用片內(nèi)資源)、全速的在系統(tǒng)調(diào)試。該調(diào)試系統(tǒng)支持觀察和修改存儲(chǔ)器和寄存器，支持?jǐn)帱c(diǎn)、觀察點(diǎn)、單步及運(yùn)行和停機(jī)命令。在使用JTAG調(diào)試時(shí)，所有的模擬和數(shù)字外設(shè)都可全功能運(yùn)行。
采用開(kāi)關(guān)網(wǎng)絡(luò)以硬件方式實(shí)現(xiàn)I／O端口的靈活配置，外設(shè)電路單元通過(guò)相應(yīng)的配置寄存器控制交叉開(kāi)關(guān)配置到所選擇的端口上，從而避免了固定方式I／O端口既占用引腳多，配置又不夠靈活的缺點(diǎn)。
4 EPM3256ATCl44-10簡(jiǎn)介
EPM3256ATCl44-10是Altera公司MAX3000系列的CPLD芯片，其特點(diǎn)：是以多陣列矩陣(MAX)結(jié)構(gòu)為基礎(chǔ)的高性能、低功耗的CMOS E2PROM器件，通過(guò)內(nèi)置的JTAG(IEEE 1149．1)可實(shí)現(xiàn)在系統(tǒng)編程；內(nèi)置符合IEEE 1149．1-1990標(biāo)準(zhǔn)的JTAG BST電路；是一款高密度器件，能提供5 000個(gè)可用門(mén)，256個(gè)宏單元，16個(gè)邏輯陣列塊，116個(gè)用戶I／O；引腳到引腳的邏輯延遲為5．5 ns，計(jì)數(shù)器工作頻率達(dá)172．4 MHz；多電壓I／O接口，使得核心工作在3．3 V時(shí)，I／0管腳可同時(shí)兼容5．0 V，3．3 V及2．5 V三種邏輯電平；遵守PCI規(guī)定，具有一10速度等級(jí)。
5 硬件設(shè)計(jì)原理
5．1 電源設(shè)計(jì)
該系統(tǒng)外部輸入電源為DC 48 V。DC 48 V電源經(jīng)開(kāi)關(guān)、防止接反二極管、濾波電容、熔斷電阻至電源濾波器，經(jīng)濾波器濾波后送到兩個(gè)電源塊(48 V輸入，5 V輸出)。一個(gè)為輸入接口電路及通信接口電路供電，另一個(gè)經(jīng)三端穩(wěn)壓片(5 V輸入，3．3 V輸出)為內(nèi)部執(zhí)行電路及指示燈電路提供5 V及3．3 V電源。由于外圍接口電路采用單獨(dú)電源，與內(nèi)部電路分開(kāi)供電，實(shí)現(xiàn)了內(nèi)部電路與接口電路的電源隔離，有效保護(hù)內(nèi)部電路器件，提高了可靠性。
5．2 輸入信號(hào)處理
低頻、繼電器狀態(tài)及地址編碼等信號(hào)經(jīng)光耦隔離后變?yōu)?．3 V方波或電平信號(hào)，送入主控單元。輸入模擬信號(hào)經(jīng)變壓器隔離或升降壓、濾波、降壓電阻、瞬時(shí)過(guò)電壓保護(hù)等信號(hào)調(diào)理后，輸出信號(hào)為交變信號(hào)，而本系統(tǒng)中單片機(jī)內(nèi)置ADC轉(zhuǎn)換輸入電壓范圍為0～3．3 V，因此在送入ADC之前，還需進(jìn)行電平抬升，變?yōu)闈M足ADC輸入電壓測(cè)量范圍要求的信號(hào)。其中，功出電壓信號(hào)經(jīng)信號(hào)調(diào)理后還送至比較器電路，經(jīng)過(guò)波形變換后由原來(lái)的正弦移頻信號(hào)變?yōu)?．3 V的方波信號(hào)，作為載頻信號(hào)的輸入源。比較器電路如圖3所示。電路由分壓電阻(R56，R59)、直流分壓電阻(R61，R62)、箝位二極管(V7，8V)、比較器N25A(LM393P)、上拉電阻R63及濾波電容等組成。本文引用地址：http://cafeforensic.com/article/173325.htm
5．3 主控單元
主控單元包括CPU及兩片CPLD。
CPU采用C8051F020單片機(jī)。由于F020內(nèi)部集成有兩個(gè)ADC，所以在該系統(tǒng)中利用它的第18～25腳及29～34腳共14個(gè)端口作為多路模擬信號(hào)的輸入端口，由單片機(jī)完成所有模擬量的A／D轉(zhuǎn)換。在采集各路模擬信號(hào)的同時(shí)，F(xiàn)020還要從兩片CPLD讀取頻率、地址編碼及繼電器狀態(tài)數(shù)據(jù)，并對(duì)所有采樣數(shù)據(jù)進(jìn)行實(shí)時(shí)計(jì)算處理，將所有轉(zhuǎn)換結(jié)果存入32 KB的外部存儲(chǔ)器。對(duì)于地址編碼信息，CPU只在每次上電后讀取1次，若有效，則保存，用作與微機(jī)監(jiān)測(cè)通信的CAN節(jié)點(diǎn)地址，之后不再檢查地址編碼信息的變化。由F020的交叉開(kāi)關(guān)優(yōu)先權(quán)表可知，兩個(gè)UART的TX和RX可連到端口引腳。P0．O～P0．3，該系統(tǒng)中利用一組TX0和RX0接RS 232接口，另一組TXl和RXl接RS 485接口。
兩片CPLD均采用Altera公司的EPM3256ATCl44-lO芯片，數(shù)據(jù)采集及指示燈控制所需的控制時(shí)序及地址譯碼等電路均由CPLD產(chǎn)生。其中，CPLDl對(duì)48 MHz高精度一體化晶體振蕩器分頻，得到24 MHz及12 MHz同步時(shí)鐘信號(hào)，分別作為單片機(jī)及CAN控制器的系統(tǒng)時(shí)鐘。由于要采集的開(kāi)關(guān)量路數(shù)較多，該系統(tǒng)將所有繼電器狀態(tài)輸入及五路地址編碼輸入均接至CPLDl，再由單片機(jī)通過(guò)數(shù)據(jù)總線從CPLDl分別進(jìn)行讀取。CPLDl同時(shí)還生成兩路不同頻率的低頻測(cè)試脈沖，供生產(chǎn)調(diào)試時(shí)使用。CPLD2則負(fù)責(zé)完成所有低頻、載頻信息的采集。
5．4 與計(jì)算機(jī)通信接口
該系統(tǒng)提供RS 232或RS 485串行通信接口及CAN通信接口，其中串行通信接口主要用于生產(chǎn)調(diào)試，而現(xiàn)場(chǎng)應(yīng)用中使用CAN總線與系統(tǒng)維護(hù)機(jī)交換數(shù)據(jù)。由于一條CAN總線上需掛接多個(gè)設(shè)備，該系統(tǒng)運(yùn)用外部端子封線的方式為每個(gè)設(shè)備定義節(jié)點(diǎn)地址，地址編碼范圍為0～31。當(dāng)節(jié)點(diǎn)地址為O時(shí)，CPU將工作于測(cè)試狀態(tài)，運(yùn)行測(cè)試程序代碼，供設(shè)備調(diào)試時(shí)使用。
6 軟件設(shè)計(jì)
6．1 單片機(jī)程序設(shè)計(jì)
單片機(jī)程序固化在C38051F020單片機(jī)的內(nèi)部FLASH存儲(chǔ)器中，在Cygnal IDE集成開(kāi)發(fā)環(huán)境下，采用模塊化程序的設(shè)計(jì)方法，將軟件分為一個(gè)主程序和若干個(gè)子程序模塊，主程序流程見(jiàn)圖4。系統(tǒng)采用定時(shí)器O中斷方式，每0．1 ms分別對(duì)兩個(gè)ADC的某一通道采集一次，每通道連續(xù)采集512次，并將采集到的數(shù)據(jù)分別存入外部存儲(chǔ)器內(nèi)的兩個(gè)連續(xù)緩沖區(qū)ADBufO和ADBufl中，再利用采集到的512個(gè)點(diǎn)的電壓瞬時(shí)值計(jì)算交流模擬輸入的電壓有效值。定時(shí)器0中斷模塊流程見(jiàn)圖5。
評(píng)論