，其中時(shí)間常數(shù)τ=RC。
上電后電容端電壓變化曲線如圖9所示。

電容端電壓經(jīng)整形電路可以得到計(jì)數(shù)器清零控制信號，圖9中UIH(min)=2．0 V是后端整形電路輸入高電平門限電壓(TTL標(biāo)準(zhǔn))，電壓從0升高到UIH(min)所用的時(shí)間為，則UIH(min)=2．0V

整形后低電平持續(xù)時(shí)間T1=t1。需要注意的是設(shè)計(jì)阻容時(shí)為滿足時(shí)序，要求T1≤T2，T2是晶振的振蕩周期。
3．2 三相信號設(shè)計(jì)
信號1～信號5為晶振頻率基準(zhǔn)16．384 MHz的整數(shù)倍，分頻占空比調(diào)整信號頻點(diǎn)理論誤差為0，信號6～信號8要求1kHz相差120°輸出。1個(gè)周期T為360°細(xì)分6段每段為60°，以60°為間隔三相信號輸出對應(yīng)不同的邏輯電平，即可得到120°相差的信號，電路實(shí)現(xiàn)原理圖如圖10所示。

從圖10可以看出將品振基準(zhǔn)頻率16．384MHz進(jìn)行2371次分頻看得到6 kHz作為移相輸入頻率，移相間隔為1 kHz，在1個(gè)計(jì)數(shù)周期T即6 kHz內(nèi)，信號6～信號8對應(yīng)邏輯電平輸出見表1。

電路仿真波形如圖11所示，實(shí)驗(yàn)波形見圖7。
3．3 高精度分頻器設(shè)計(jì)
電路信號輸出精度要求小于10-3，信號1～信號5均為基準(zhǔn)頻率的整數(shù)倍分頻精度均有滿足要求，信號6～信號8采用整數(shù)倍2731次分頻精度可達(dá)1．2x10-4，雖也滿足指標(biāo)要求，但在高溫和低溫情況下隨著基準(zhǔn)頻率的溫漂精度出現(xiàn)了臨界情況。為了有效解決1 kHz頻率精度的問題，需要設(shè)計(jì)高精度的分頻器，設(shè)計(jì)了2730．5次分頻，電路結(jié)構(gòu)框圖如圖12所示。

從圖12可看出將基準(zhǔn)頻率分頻2730．5次得到6．000366 kHz經(jīng)過相移電路可以得到三相信號頻率為1．000061 kHz，頻率精度為6．1× 10-5。由上可以看出，設(shè)計(jì)半整數(shù)分頻器比整數(shù)分頻器得到的信號頻率精度高出一個(gè)數(shù)量級，實(shí)驗(yàn)證明在高低溫情況下，電特性完全滿足指標(biāo)要求。

4 結(jié)束語
本電路采用一片CPLD (16×16 mm)實(shí)現(xiàn)了2730．5分頻器、32分頻器、三個(gè)16位計(jì)數(shù)器、一個(gè)6分頻器、一個(gè)邏輯分配器的功能，只占用了該芯片69％的邏輯資源和36％的輸入／輸出口(I／O口)。
本文詳細(xì)闡述了交流電源信號發(fā)生器的工作原理及其在系統(tǒng)中的功能，介紹了常規(guī)的信號發(fā)生裝置的設(shè)計(jì)方法，并比較了其優(yōu)劣勢。采用可編程邏輯器件設(shè)計(jì)了交流電源信號發(fā)生器，這種新型方法具有信號輸出精度高、抗干擾能力強(qiáng)、體積小、設(shè)計(jì)修改方便、成本較低等優(yōu)勢，為其他相似電路的設(shè)計(jì)提供了參考。