而當柵極電壓V(GATEDelayed)為高電平時，輸出比較電壓則變?yōu)閂(Compare)=I1×R3=1.0 V。

　　過流比較器過流比較器采用常見的NPN 差分對管的輸入方式，恒流源偏置。與傳統(tǒng)恒流源偏置略有不同的是在偏置電路中增加了MOS 開關，當V(GATE)為高時(此時LDMOS 和該MOS 開關同時導通)，電路圖左側恒流源工作，使總偏置電流變大，輸出緩沖級的驅動電流增大，比較電路速度加快;在V(GATE)為低時，左側的恒流源不工作，總偏置電流變小(此時LDMOS 不導通，過流比較器處于閑置狀態(tài))，為節(jié)能模式。

　　2.2 控制邏輯

　　控制邏輯模塊如圖4 所示，該模塊直接控制LDMOS 的開關。PULSE 信號的上升沿對應是CLOCK 時鐘的開始，PULSE 信號與時鐘CLOCK 的關系如圖9 所示。當發(fā)生過流時，OVERCURRENT信號為低，觸發(fā)器R 端為高，Q 為低，GateSwitch 信號為低，關斷LDMOS，從而實現(xiàn)過流保護功能。

　　圖4 控制邏輯電路圖

　　3 仿真結果

　　我們利用BCD 高壓工藝，在cadence 環(huán)境下進行電路仿真驗證。結果如下：

　　前沿消隱電路的仿真仿真條件：取電源電壓為5.8 V，2 pF 的電容在10μA 的放電電流情況下，延遲時間為Tdelay=C*0.

　　5VDD/I =2p*2.9/10μ= 0.58μs，仿真結果如圖5 所示。

　　圖5 前沿消隱電路仿真

　　采樣電路的仿真

　　設檢測端電壓一般在10～50 V 之間變化，我們設置V(Detect)=SIN(30,20,50 k);周期為20μS;又設在采樣周期內，比較電壓為1 V;依據(jù)LDMOS管導通特性，設輸出漏電壓高于某值(本例為20伏)為過流，則分壓比設計為K = R4/ ( R3+R4)=5 k/(5 k+95 k)=1/20， 于是得到采樣電壓值為V(Sample)=V(Detect)*k =SIN(1.5,1,50 k)，即最大值為2.5，最小值為0.5。同樣地，我們在采樣電路輸出端加上一個電容以消除電壓尖峰影響。該采樣電路仿真結果如圖6 所示。

　　圖6 采樣電路仿真

　　比較電壓產(chǎn)生器的仿真

　　在比較電壓產(chǎn)生器輸出端應加上電容Ccompare，以消除由于開關管導通的瞬間在Ccompare端產(chǎn)生的尖峰電壓，仿真結果如圖7 所示，其中虛/ 實線分別為有無電容存在時的仿真結果。顯然，電容Ccompare的存在極大地改善了輸出波形。電容Ccompare大小的選擇，應該權衡消峰效果、充電速度和芯片面積消耗間關系。

　　圖7 添加電容Ccompare 前后的比較

　　本例中，取Ccompare為4 pF。