基于Cadence_Allegro的高速PCB設(shè)計信號完整性分析與仿真
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2．3 對AD數(shù)據(jù)信號的仿真分析
對ADC通道A第0位的SI仿真如圖5所示。本文引用地址：http://cafeforensic.com/article/178953.htm
如圖6所示，采用端接電阻后數(shù)據(jù)波形質(zhì)量明顯提升，端接能有效解決阻抗不匹配所引起的反射問題。
3 結(jié)語
Cadence_Allegro軟件中的Specctraquest和Sigxp組件工具，為高速PCB的設(shè)計與仿真提供了強(qiáng)有力的支撐，包括仿真模型驗證、拓?fù)?a class="contentlabel" href="http://cafeforensic.com/news/listbylabel/label/分析">分析、布線前與布線后仿真、約束條件的設(shè)置、PCB布局布線等硬件環(huán)節(jié)，通過仿真結(jié)果可促使設(shè)計者較好地把握信號完整性問題，優(yōu)化設(shè)計，提高高速PCB設(shè)計的一次成功率，較好地應(yīng)對高速設(shè)計所面臨的挑戰(zhàn)。
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