2　電路仿真

　　該混頻器設(shè)計基于SM IC 0. 18 μm標準CMOS工藝，用Advanced Design SySTem軟件進行電路設(shè)計與仿真。電源電壓1. 2 V; RF頻率為2. 5 GHz，功率為- 30 dbm; LO頻率為2. 6 GHz，本振信號的電壓擺幅VLO = 600 m Vpp。

　　圖3是三階交調(diào)點( IIP3)隨本振功率變化曲線，在本振功率為0 dBm時， IIP3達到最大值3. 857dBm。當本振功率大于或小于0 dBm時， IIP3都會急劇下降。圖4是噪聲系數(shù)(NF)和轉(zhuǎn)換增益(Con2version Gain)隨本振功率變化曲線，本振功率為- 3dBm時，噪聲系數(shù)達最小值4. 982 dB，本振功率為- 5 dBm時，轉(zhuǎn)換增益達到最大值11. 23 dB。考慮到混頻器的整體性能，必須采取折衷，所以選擇本振功率為0 dBm，此時，噪聲系數(shù)為5. 257 dB，轉(zhuǎn)換增益為9. 787 dB。圖5是當本振功率為0 dBm時，噪聲系數(shù)隨輸出頻率變化曲線，噪聲系數(shù)隨著輸出頻率的增加不斷減小，在輸出頻率為100 MHz時，噪聲系數(shù)為5. 257 dB。

　　圖3　IIP3隨本振功率變化曲線。

　　圖4　NF與轉(zhuǎn)換增益隨本振功率變化曲線。

　　圖5　NF隨輸出頻率變化曲線。

　　圖6是該折疊混頻器的版圖，該版圖用CadenceVirtuoso Layout editor進行設(shè)計及優(yōu)化。RF輸入端的匹配網(wǎng)絡(luò)與IF輸出端的buffer都集成在了片內(nèi)，版圖面積556μm ×966μm。

　　圖6　折疊混頻器版圖。

　　表1是本文設(shè)計的折疊混頻器整體性能的仿真結(jié)果，并與其他發(fā)表的論文做了比較，可以看出該混頻器具有高線性度，低噪聲的優(yōu)點。

　　表1　混頻器性能總結(jié)與比較

　　3　總結(jié)

　　本文采用交流耦合互補跨導級成功設(shè)計了一種適用于低電源電壓下工作的折疊混頻器。仿真結(jié)果表明，該混頻器具有高線性度、低噪聲的優(yōu)點。