適用于12 bit流水線ADC采樣保持電路的設(shè)計(jì)
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本電路采用CSMC公司的0.5μm CMOS工藝庫，應(yīng)用Spectre對運(yùn)算放大器和采樣保持電路進(jìn)行仿真驗(yàn)證，表1為典型條件下(TT(工藝角)，27℃)運(yùn)算放大器的性能參數(shù)。從表中可以看出，運(yùn)算放大器的性能滿足采樣保持電路要求。表中：V為電源電壓；CF為負(fù)載電容；G為直流增益；GBW為單位增益帶寬；為相位裕度；Pdiss抵為功耗。
在采樣保持電路的輸入端加差分電壓1 V，時(shí)鐘頻率為20 MHz，仿真結(jié)果表明輸出電壓達(dá)到LSB／2(0.012％)精度內(nèi)所需要的時(shí)間為14 ns，完全滿足12 bit的精度要求。
圖6是在采樣頻率為20 MHz下，對由輸入信號為Nyquist頻率(9.819 3 MHz)，Vp-p=2 V的正弦信號，所得到的輸出信號頻譜圖。從圖中可以看出電路的SFDR為76 dB，完全滿足系統(tǒng)要求。
圖7為運(yùn)算放大器的版圖，面積為288μm×128 μm(包括主電路、輔助放大器、偏置和共模反饋電路)。該運(yùn)算放大器作為一個(gè)核心模塊已流片測試。測試結(jié)果表明該放大器性能與仿真值相近，功能正確，可用于該采樣保持電路中。
5 結(jié)論
本文設(shè)計(jì)了一個(gè)可用于12 bit，20 MS／s流水線ADC中的采樣／保持電路。該電路使用CSMC公司的0.5μm CMOS工藝庫，在20 MS／s采樣頻率下，當(dāng)輸入信號的頻率為9.8193 MHz時(shí)，SFDR為76 dB，精度達(dá)0.012％，完全滿足12 bit要求。本文運(yùn)用增益增強(qiáng)型折疊式運(yùn)算放大器，以獲得較高的增益和帶寬。同時(shí)采用柵壓自舉開關(guān)，并通過對電路中的開關(guān)組合優(yōu)化，極大的提高了電路的線性性能；采用全差分結(jié)構(gòu)、底極板采樣來消除電荷注入和時(shí)鐘饋通。該采樣保持電路能夠直接應(yīng)用于高速高精度模／數(shù)轉(zhuǎn)換器等各種高速模擬系統(tǒng)中。
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