一旦你選擇了某種技術(shù)后，你就能專注于設(shè)計(jì)方法，用它們來優(yōu)化功率。開始是數(shù)字電路中的基本構(gòu)件：邏輯門。邏輯門一般是標(biāo)準(zhǔn)單元庫的零件。標(biāo)準(zhǔn)單元庫中的每個(gè)門都使用最小的晶體管。每類門都有多個(gè)具有不同驅(qū)動(dòng)強(qiáng)度的版本，它們采用更寬的晶體管或多個(gè)級(jí)來獲得更大的驅(qū)動(dòng)電流。由于控制有功功率的主要參數(shù)是電源電壓，因此單元設(shè)計(jì)者一般會(huì)謹(jǐn)慎設(shè)計(jì)邏輯門并賦予它們適當(dāng)?shù)奶卣鳎顾鼈兊墓ぷ麟妷罕入娫措妷旱?0%。該電壓具有性能上的含義。降低電源電壓可產(chǎn)生更小的電流，導(dǎo)致相同電容的充電和放電時(shí)間更長。但是，如果設(shè)計(jì)方案并未觸及特定技術(shù)的底線，那么這種減速是可接受的。

　　提高閾值電壓就能降低器件中的泄漏電流。你可以用包括標(biāo)準(zhǔn)、高、低閾值電壓器件在內(nèi)的多閾值電壓器件來設(shè)計(jì)邏輯門，由此控制泄漏功率。目前，用多電壓閾值器件來設(shè)計(jì)標(biāo)準(zhǔn)單元庫是常見做法。對(duì)于你用標(biāo)準(zhǔn)、高和低閾值電壓器件實(shí)現(xiàn)的與非門，在泄漏和性能之間存在折中（圖3）。

　　圖3，泄漏和功率之間存在折中。

　　下一個(gè)因素是溝道長度。單元設(shè)計(jì)者用最小溝道長度的器件創(chuàng)造標(biāo)準(zhǔn)單元庫中的邏輯門。通過增加溝道長度，你可以降低器件中的泄漏電流，但這么做也會(huì)降低晶體管的導(dǎo)通電流并使它減速，標(biāo)準(zhǔn)單元庫提供商最近創(chuàng)造了一些具有多種溝道長度的標(biāo)準(zhǔn)單元。多閾值電壓器件和多種溝道長度共同提供了一個(gè)豐富的功率管理標(biāo)準(zhǔn)單元庫。

　　另一種方法是反向偏壓。傳統(tǒng)上，數(shù)字技術(shù)設(shè)計(jì)者把MOS晶體管看作是三端子器件，其中的基底連接到源極。結(jié)果，反向偏壓始終為0 V。通過把基底作為單獨(dú)的端子，并施加反向偏壓，你可以提高閾值電壓并降低泄漏。你可把N溝道器件基底連接到很高的負(fù)電壓，并把P溝道器件基底連接到很高的正電壓。你需要很大的電壓來實(shí)現(xiàn)閾值的小變化，這是因?yàn)榉聪蚱珘号c閾值電壓是平方根關(guān)系，并且存在體偏壓系數(shù)γ。

　　相同方法還適用于存儲(chǔ)器設(shè)計(jì)。存儲(chǔ)器在其位單元和外圍電路中都可能有高閾值電壓器件，并具有反向偏壓控制來管理關(guān)斷狀態(tài)時(shí)的泄漏。把不同的閾值電壓器件組合用于位單元和外圍電路，這可提供廣泛的存儲(chǔ)器泄漏控制和多個(gè)性能級(jí)別。如果降低存儲(chǔ)器的電源電壓，就會(huì)使性能明顯下降。

　　功率管理

　　在研究了電路級(jí)的功率管理方法后，你可以研究芯片級(jí)的方法。第一種是當(dāng)電路不工作時(shí)，用電源開關(guān)來關(guān)閉它們。在關(guān)閉模式中，電路僅消耗泄漏功率，不消耗有功功率。你可把MOSFET用作連接到電源軌和接地軌的開關(guān)，來關(guān)閉電源（圖4）。在實(shí)現(xiàn)關(guān)閉時(shí)，你必須考慮電路如何蘇醒，并且有時(shí)你必須保持設(shè)計(jì)方案的狀態(tài)。在此情形中，你可使用保持雙穩(wěn)態(tài)多諧振 蕩器來存儲(chǔ)狀態(tài)。

　　圖4，可以用頭開關(guān)和腳開關(guān)來關(guān)斷邏輯電路，以便節(jié)省有功功率。

　　在控制設(shè)計(jì)方案的哪些零件需要關(guān)閉方面，你可以用電源開關(guān)來提供多級(jí)粒度。你可以在邏輯門級(jí)開關(guān)電源，為每個(gè)門配備連接到電源的頭開關(guān)（header switch）和腳開關(guān)（footer switch）?；蛘吣憧梢园杨^開關(guān)和腳開關(guān)與邏輯集群一起使用，或是在塊級(jí)與功率島一起使用。你還可以簡單地把功率島連接到不同的電源，設(shè)計(jì)方案在外部接通或關(guān)斷電源，由此在不使用電源開關(guān)的情況下使用功率島。

　　多電源設(shè)計(jì)方案配備具有不同值的功率島（圖5）。該方法使較慢的邏輯塊能以較低電壓運(yùn)行，由此省電。對(duì)于多電源設(shè)計(jì)方案，你必須在功率島邊界插入電平移位單元。這些單元把邏輯電平轉(zhuǎn)換成它們連接的功率島的恰當(dāng)電平。統(tǒng)一功率格式（UPF）語言使芯片設(shè)計(jì)者能描述帶有電源選通和多個(gè)電源的設(shè)計(jì)方案。它允許定義隔離單元、電平移位器、電源選通開關(guān)。共同功率格式（CPF）是一種相似的語言，具有相同目的。這些語言目前在彼此競爭，以便成為定義設(shè)計(jì)方案功率管理的唯一標(biāo)準(zhǔn)。

　　圖5，在具有多個(gè)電源域的芯片中，低性能部分使用功率較低的電源來降低功率。電平移位器恰當(dāng)?shù)剡B接了不同域中的邏輯電路。

　　目前的EDA工具有效地支持這些功率管理方法。它們還在實(shí)現(xiàn)期間提供額外的省電效果。由于時(shí)鐘網(wǎng)絡(luò)和它們驅(qū)動(dòng)的雙穩(wěn)態(tài)多諧振蕩器消耗大量電力，因此你可以在不需要它們運(yùn)行時(shí)關(guān)斷時(shí)鐘（即選通時(shí)鐘），由此實(shí)現(xiàn)省電。時(shí)鐘選通可在雙穩(wěn)態(tài)多諧振蕩器的輸入端不工作的周期內(nèi)，取消該振蕩器中的時(shí)鐘活動(dòng)（圖6）。

　　圖6，時(shí)鐘選通在雙穩(wěn)態(tài)多諧振蕩器的輸入端不工作的周期內(nèi)取消該振蕩器中的時(shí)鐘活動(dòng)。

　　你還能優(yōu)化時(shí)鐘分配網(wǎng)絡(luò)中的功率。利用克隆方法，你可以把時(shí)鐘樹分解成更小的部分，由此降低時(shí)鐘網(wǎng)絡(luò)的總電容和功率。物理優(yōu)化過程也考慮了功率。一旦你滿足了時(shí)序約束，物理優(yōu)化就會(huì)減少非關(guān)鍵路徑中的門，來降低功率，并且不影響時(shí)序。

　　泄漏優(yōu)化

　　主要的泄漏功率優(yōu)化途徑是使用標(biāo)準(zhǔn)單元庫和多電壓閾值器件。許多工具允許設(shè)計(jì)者在物理實(shí)現(xiàn)期間使用多個(gè)庫，并自動(dòng)從恰當(dāng)?shù)膸熘羞x擇單元，來優(yōu)化泄漏功率并實(shí)現(xiàn)性能目標(biāo)。但是，應(yīng)小心使用該特性，這是因?yàn)樵O(shè)計(jì)方案的面積有時(shí)可能會(huì)變大。較高閾值電壓的單元很脆弱，在混合閾值電壓設(shè)計(jì)方案中，80%的單元一般具有高閾值電壓，其余20%具有標(biāo)準(zhǔn)閾值電壓或低閾值電壓。你可以把具有多種溝道長度的庫和多閾值電壓器件相結(jié)合，來提供額外靈活性。

　　另一種可能是使用臺(tái)積電公司的Power-Trim服務(wù)，它改變非關(guān)鍵路徑中的晶體管的溝道長度，并且實(shí)際上不影響設(shè)計(jì)布局。該方法向多晶硅掩模施加偏壓，指示掩模制造工藝做出調(diào)整，來增加晶體管的有效溝道長度。Power-Trim把這項(xiàng)任務(wù)作為制造期間的一個(gè)加工后的步驟，優(yōu)點(diǎn)是不影響設(shè)計(jì)日程表。

　　一旦設(shè)計(jì)方案實(shí)現(xiàn)了它的性能目標(biāo)，Power-Trim就用Tela公司從Blaze DFM公司收購來的軟件分析設(shè)計(jì)方案，并給溝道長度可以增加的晶體管加標(biāo)簽。典型情況下，這些器件位于設(shè)計(jì)方案的非關(guān)鍵路徑中。該工具以預(yù)定義的增量來增加溝道長度，它有一個(gè)預(yù)先分配了特征的標(biāo)準(zhǔn)單元庫。該工具用改造后的門來執(zhí)行時(shí)序分析，以便確保沒有影響芯片性能。該方法能額外節(jié)省20%至30%的泄漏功率。由于該方法只改造標(biāo)準(zhǔn)單元庫中的晶體管，因此它只在數(shù)字邏輯占主導(dǎo)地位，并且泄漏功率是總功率重要部分的設(shè)計(jì)方案中有意義。

　　有時(shí)被工程師們忽視的功率管理的另一方面是功率完整性。功率完整性同時(shí)影響芯片的核心和I/O功率。你必須在核心中小心配電，特別是在多電源設(shè)計(jì)方案中，并且外部供電是通過焊線封裝來完成時(shí)。 在典型的雙穩(wěn)態(tài)多諧振蕩器設(shè)計(jì)方案中，可供使用的大量凸塊（尤其是在芯片的核心區(qū)）促成了向核心配電，并且IR（電流/電阻）降最小，對(duì)信號(hào)完整性的影響也最小。但對(duì)于焊線封裝，你必須執(zhí)行仔細(xì)的分析，來確保你分配了足夠的電力和接地I/O緩沖區(qū)，以便適應(yīng)核心功率要求。

　　IR降和電遷移（EM）是核心區(qū)中需要關(guān)注的其它主要領(lǐng)域。你必須確保核心區(qū)中的最壞情形電源電壓不下降到標(biāo)稱值的10%以下，這意味著封裝和晶粒的電源總變化不應(yīng)超過10%。外部電源本身一般有5%的公差，這意味著你一般需要晶 粒的IR降不高于5%。否則，你必須使用公差更小的外部電源，這會(huì)明顯增加它的穩(wěn)壓器成本。該要求通常決定了晶粒上的電力和接地I/O緩沖區(qū)數(shù)量，以及頂部金屬層（你將在這些層上設(shè)計(jì)電源網(wǎng)）的厚度和寬度選擇。

　　電遷移通常是指在電場的作用下導(dǎo)電離子運(yùn)動(dòng)造成元件或電路失效的現(xiàn)象。分別為發(fā)生在相鄰導(dǎo)體表面的如常見的銀離子遷移和發(fā)生在金屬導(dǎo)體內(nèi)部的金屬化電子遷移。ir降就是由于i（電流）和r（電阻）所引起的偏差，從微觀出發(fā)，在測試電壓或電流時(shí)，會(huì)對(duì)一些儀器造成測試障礙，導(dǎo)致讀數(shù)偏差。

　　最后，你將需要在核心中插入解耦電容，來平滑核心電流的大峰值。另外，當(dāng)芯片包含多個(gè)電源時(shí)，一個(gè)主要設(shè)計(jì)考慮就是確保有足夠的解耦電容或相位管理，以便在工作電流的任何突然涌動(dòng)期間保證接通操作的完整性。