由于本設計的數(shù)據(jù)傳輸率高達300Mbit/s，而IDT70V9289的容量僅有1024kbit，所以必須采取邊讀邊寫的方式緩沖數(shù)據(jù)。但是，IDT70V9289并不允許雙端口對同一地址同時進行讀和寫，也沒有像以前的SRAM(如IDT7024)那樣設計操作忙邏輯，而是制定了一套讀寫規(guī)則。由于這套讀寫規(guī)則比較復雜，為了降低時序關系的復雜度，本設計將IDT70V9289分成容量相等的二個區(qū)域，把地址預存入Virtex-II XC2V250和CY7C68013的RAM中。

　　當CY7C68013向Virtex-II XC2V250傳輸數(shù)據(jù)時，將Virtex-II XC2V250和IDT70V9289的片選端置低電平以啟動這二個電路，然后再向IDT70V9289發(fā)送數(shù)據(jù)，同時通過CLKOUT端向Virtex-II XC2V250的CLKIN發(fā)送時鐘，以使Virtex-II XC2V250定時讀取數(shù)據(jù);當CY7C68013發(fā)送512kbit后，即改變A0R-A15R引腳的值，同時Virtex-II XC2V250也通過內(nèi)置計數(shù)器定時改變A0L-A15L引腳的值，從而將CY7C68013的二個存儲區(qū)域交換過來，然后再按上述方式進行讀寫，如此循環(huán)下去。只要讀和寫的平均速率保持一致，就可以保證數(shù)據(jù)可靠傳輸。應用電路框圖如圖4所示。這樣做不但充分利用了二個端口可同時進行存取操作的特點，而且巧妙地避免了同時對同一地址進行讀寫操作的沖突，從而達到了設計要求。

　　當Virtex-II XC2V250向CY7C68013傳輸數(shù)據(jù)時，也可以通過片選端啟動CY7C68013和IDT70D9289，其余過程與上面所述類似，不過由于CY7C68013有內(nèi)置時鐘，為了保持時間一致，此時的時鐘仍由CY7C68013提供。

結論

IDT70V9289是IDT公司新推出的高速同步雙口靜態(tài)存儲器，其容量為64k×16bit，具有設計簡單，應用靈活等特點。