1．3 時(shí)鐘電路
中頻采樣系統(tǒng)的時(shí)鐘抖動(dòng)會(huì)對(duì)系統(tǒng)性能產(chǎn)生很大影響，并且隨著輸入信號(hào)頻率的增加，這種影響越來越明顯。設(shè)輸入信號(hào)V=Asin(ωt+ψ)，采樣時(shí)鐘抖動(dòng)為dt，信號(hào)能量為Es，噪聲能量為En，則有：


式(2)是在假設(shè)信號(hào)為正弦信號(hào)輸入的基礎(chǔ)上推導(dǎo)出來的。而對(duì)于任意信號(hào)，都可以看成是單頻(正弦)信號(hào)的組合，所以，式(2)具有通用性。因此，在已知輸入信號(hào)頻率fin及采樣時(shí)鐘抖動(dòng)tj的情況下，A／D轉(zhuǎn)換器的信噪比被要求限制在-201g2πfintj以下，該信噪比與采樣時(shí)鐘fs無關(guān)，卻與輸入信號(hào)的頻率fin相關(guān)。

2 系統(tǒng)硬件設(shè)計(jì)
2．1 A／D轉(zhuǎn)換電路設(shè)計(jì)
采用AD9445作為A／D轉(zhuǎn)換電路的核心器件．該器件是一款適用于中頻采樣的14位，單片集成A／D轉(zhuǎn)換器。它采用3．3 V和5．0 V雙電源供電，支持差分信號(hào)的時(shí)鐘輸入，支持CMOS、LVDS 2種數(shù)據(jù)輸出格式。其重要引腳功能如下：DCS MODE：時(shí)鐘占空周期穩(wěn)定器控制引腳，該引腳為低電平時(shí)可以起到穩(wěn)定時(shí)鐘周期占空比的作用。
OUTPUT MODE：將輸出數(shù)據(jù)電平選擇為CMOS電平，或者LVDS電平，為了獲取更高的性能，采用LVDS電平。
DFS：數(shù)據(jù)格式選擇?？梢詫⑤敵鰯?shù)據(jù)格式設(shè)置為二進(jìn)制補(bǔ)碼或者偏置二級(jí)制格式。
VREF：配置該引腳可設(shè)置其內(nèi)部參考電壓。
SENCE：配合VREF引腳完成內(nèi)部參考電壓的設(shè)置。
REFT，REFB：差分參考輸出引腳。
VIN+，VIN-：輸入電壓引腳。
CLK+，CLK-：采樣時(shí)鐘輸入引腳。
D0～D13：輸出引腳。
DC0：數(shù)據(jù)時(shí)鐘輸出引腳。
目前，主流中頻采樣A／D轉(zhuǎn)換器都采用差分信號(hào)輸入。差分信號(hào)能有效地去除共模噪聲。提高系統(tǒng)的抗噪聲性能。這里采用LVDS模式的差分信號(hào)輸入。電路設(shè)計(jì)如圖2所示。經(jīng)過調(diào)試。本系統(tǒng)在輸入中頻單頻信號(hào)頻率為40 MHz的情況下。信噪比可達(dá)77．4 dB,，其頻譜如圖3所示。

2．2 A／D轉(zhuǎn)換器前端運(yùn)放電路
該系統(tǒng)設(shè)計(jì)采用AD8352型超低失真差分中頻放大器作為A／D轉(zhuǎn)換器的驅(qū)動(dòng)器件。其電路設(shè)計(jì)如圖4所示。

通過設(shè)置電阻RG的大小，可調(diào)節(jié)AD8352的放大倍數(shù)，其范圍為：3～25 dB。CD和RD用于消除失真。通過前端的變壓器，可以將單端信號(hào)轉(zhuǎn)換為差分信號(hào)，為AD8352提供差分信號(hào)，使其具有更高的性能。