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          可重構(gòu)系統(tǒng)功耗相關(guān)的硬件任務(wù)調(diào)度算法

          作者: 時(shí)間:2009-10-15 來(lái)源:網(wǎng)絡(luò) 收藏
          2.3 相關(guān)硬件EEHTS
          (1)算法1:EEHTS算法

          本文引用地址:http://cafeforensic.com/article/188567.htm


          在任何時(shí)刻t,EEHTS算法首先檢查Alist隊(duì)列中的第1個(gè)任務(wù)Ti,函數(shù)有3種可能的返回結(jié)果:ACCEPT、REJECT和NULL。第2行中如果FPGA空白區(qū)域列表B中有合適的位置放置任務(wù)Ti,那么將Ti加入到Elist中,然后第6行重新計(jì)算1個(gè)更加優(yōu)化的FPGA頻率fe,如果fe小于當(dāng)前FPGA運(yùn)行的頻率fworking,并且在fe下所有Elist中任務(wù)均能在其截止期內(nèi)完成,那么說明可以在保證任務(wù)截止期的條件下通過降低頻率而降低硬件任務(wù)的整體,所以此時(shí)算法返回ACCEPT;第13行如果任務(wù)即將或者已經(jīng)錯(cuò)過最遲開始時(shí)間,那么此時(shí)函數(shù)返回REJECT,表示此任務(wù)被拒絕;第15行如果當(dāng)前時(shí)刻沒有合適的位置,但是任務(wù)仍沒有到其最遲開始時(shí)間,表示在將來(lái)的時(shí)刻仍然可能獲得任務(wù)所需資源,所以函數(shù)返回結(jié)果NULL。
          算法1中第6行重新計(jì)算FPGA工作頻率的算法如算法2所示,其中F是所有硬件任務(wù)工作頻率值的集合。需要說明的是,同一時(shí)刻在FPGA運(yùn)行的硬件任務(wù)的工作頻率值必須相同,并且選擇5作為FPGA頻率的增量也是符合實(shí)際FPGA技術(shù)情況的。
          (2)算法2:選擇最優(yōu)的頻率值作為FPGA的運(yùn)行頻率

          步驟1:fscheduled,max=min(fi,min|Ti∈Elist)
          步驟2:對(duì)于F集合中的滿足fmin≤f≤fscheduled,max的每個(gè)f值,計(jì)算:


          選取使得計(jì)算步驟2中結(jié)果最小的,值作為FPGA的運(yùn)行頻率值,從而使得FPGA的總體最低。


          3 模擬實(shí)驗(yàn)及分析
          由于當(dāng)前并沒有一個(gè)統(tǒng)一的基準(zhǔn)用于評(píng)價(jià)功耗相關(guān)的調(diào)度算法,因此采取了類似參考文獻(xiàn)[2]中的模擬實(shí)驗(yàn)?zāi)P驮O(shè)計(jì)了離散時(shí)鐘的模擬器,模仿實(shí)時(shí)中的時(shí)鐘滴答以進(jìn)行任務(wù)截止期的檢查。然后設(shè)計(jì)隨機(jī)任務(wù)生成器,生成分別含有1 000、2 000、3 009、4 000、5 000、6 000個(gè)Ti(fi,max,ωi,ai,ci,ti,ei,fworking)的任務(wù)集,硬件任務(wù)的寬度和執(zhí)行時(shí)間也是隨機(jī)生成的。
          假定目標(biāo)器件為Xilinx Virtex XCV1000,共96列×64行,其中可用于配置硬件任務(wù)的動(dòng)態(tài)部分是80列,其他用于操作進(jìn)行通信和I/O。模擬實(shí)驗(yàn)中采用的參數(shù)如下:任務(wù)的最小寬度ωmin=1,Nmax=80,任務(wù)的寬度范圍ωi為1~80;fmin=20 MHz,fmax=100MHz,所以各個(gè)任務(wù)的可運(yùn)行的最大頻率fi,max∈[20,25,…,1 000];任務(wù)在fi,max頻率時(shí)的運(yùn)行時(shí)間ti范圍為100~1 000 ms。ei范圍為20~200 mJ,ei的大小和任務(wù)寬度相關(guān)。到達(dá)時(shí)間范圍01.5~500 ms,模擬器的時(shí)鐘滴答設(shè)置為500 μs。分別模擬了采用ELST算法和EEHTS算法的任務(wù)集的總體運(yùn)行時(shí)間和整體功耗,如圖4和圖5所示。從圖4中可以看到,采用ELST算法的任務(wù)運(yùn)行時(shí)間曲線要比采用EEHTS算法的低,這是因?yàn)橹徊捎肊LST算法時(shí)并不改變FPGA的運(yùn)行頻率,F(xiàn)PGA始終使用最高頻率運(yùn)行,顯然這種方法的功耗會(huì)大于EEHTS算法,實(shí)驗(yàn)結(jié)果也證明了這點(diǎn)。如圖5所示,EEHTs算法雖然犧牲了一些時(shí)間性能,但是硬件任務(wù)仍然可以在其截止期內(nèi)完成,并且相對(duì)于ELST算法,硬件任務(wù)功耗大約降低了32%。

          結(jié) 語(yǔ)
          在嵌入式系統(tǒng)中,低功耗是非常重要的目標(biāo)。本文通過對(duì)系統(tǒng)中硬件的研究,在對(duì)硬件任務(wù)調(diào)度時(shí)加入了對(duì)功耗的考慮,動(dòng)態(tài)改變硬件任務(wù)運(yùn)行的頻率,從而降低系統(tǒng)整體功耗。


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