式中，Cn，Ln表示歸一化的電容值，電感值；C'n，L'n表示以fp為通帶3 dB衰減的低通濾波電路中所對(duì)應(yīng)的電容值、電感值。計(jì)算結(jié)果為：C1=7．56μF，C2=390 pF，L2=1．98 mH，C3=11．81μF，L4=1.38 mH。將上述值轉(zhuǎn)換為標(biāo)稱值后，得到圖4所示的電路原理圖和仿真波形。

3．3 幅頻特性測試模塊
FPGA由DDS產(chǎn)生0～200 kHz范圍內(nèi)的掃頻信號(hào)，DDS產(chǎn)生信號(hào)的頻率穩(wěn)定度較高，而且信號(hào)的頻率步進(jìn)和信號(hào)幅值控制方便。DDS以Nyquist時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成。DDS的基本工作原理：每個(gè)參考頻率fs上升沿到來時(shí)，N位的相位累加器值便按照頻率控制字K的長度增加一次，輸出所得相位值，正弦查找表將相位信息轉(zhuǎn)化為相應(yīng)的正弦幅度值。在fs和N一定的情況下，輸出波形頻率由頻率控制字K決定。以一定步進(jìn)循環(huán)增加頻率控制字K，輸出頻率變化的掃頻信號(hào)。
掃頻信號(hào)通過被測網(wǎng)絡(luò)后，由AD637檢測有效值，即利用各個(gè)頻點(diǎn)通過網(wǎng)絡(luò)后的有效值在示波器上顯示其幅頻特性圖。AD637的外圍電路簡單，而且當(dāng)輸入峰峰值大于2 V時(shí)，其測量誤差在100 Hz～1 MHz的范圍內(nèi)可忽略。圖5為幅頻特性測試模塊原理框圖。

4 系統(tǒng)軟件設(shè)計(jì)
系統(tǒng)軟件設(shè)計(jì)主要有3部分：(1)設(shè)置放大器的增益，控制高低通等濾波器的切換并設(shè)定其截止頻率；(2)幅頻特性測試．產(chǎn)生DDS信號(hào)的頻率控制字，控制頻率步進(jìn)，測量并顯示信號(hào)通過濾波器后的幅值信息；(3)人機(jī)交互功能。系統(tǒng)軟件設(shè)計(jì)采用模塊化思想，模塊內(nèi)部采用層次化設(shè)計(jì)，將硬件接口處理及初始化部分作為底層的子程序，控制硬件接口的中斷并向上層提供接口讀取數(shù)據(jù)；中間層程序完成底層數(shù)據(jù)的收集和處理，將其結(jié)果上傳至最終的上層功能控制程序；最后主程序通過調(diào)用相關(guān)的功能控制模塊實(shí)現(xiàn)對(duì)整個(gè)系統(tǒng)的構(gòu)建。系統(tǒng)軟件總體流程如圖6所示。

5 測試結(jié)果
(1)用信號(hào)源在放大器輸入端輸入峰值為10 mV的正弦信號(hào)，在100 Hz～40 kHz范圍內(nèi)，用雙蹤示波器檢測放大器的通頻帶。預(yù)置放大器增益，用低頻毫伏表測試輸出信號(hào)的有效值并檢測其實(shí)際增益，計(jì)算增益誤差，檢驗(yàn)增益步進(jìn)。測試結(jié)果表明放大器的增益范圍為0～60 dB，步進(jìn)為10 dB，增益誤差小于0．5％。