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          基于VHDL的多功能可變模計數(shù)器設計

          作者: 時間:2009-09-18 來源:網(wǎng)絡 收藏
          這里所設計的可變代碼如下所示:

          本文引用地址:http://cafeforensic.com/article/188621.htm


          LIBRARY IEEE;
          值得注意的是,這里所設計的可變具有如下特點:
          (1)該設計的可變具有多個功能控制端。因此各個控制端的優(yōu)先權順序就成為設計的關鍵,經(jīng)過理論分析和仿真調(diào)試,最終確認的優(yōu)先權順序為:clr(清零)→clk(時鐘觸發(fā))→s(置數(shù))→en(使能)→updn(計數(shù)方向)。這個優(yōu)先權順序可以有效地保證各個功能的完整實現(xiàn),以及技術器的穩(wěn)定運行。
          (2)為了防止出現(xiàn)計數(shù)失控,大多數(shù)計數(shù)器采用給計數(shù)器增加一個復位控制端的辦法,當發(fā)現(xiàn)計數(shù)輸出q發(fā)生了計數(shù)失控時,通過復位控制端將計數(shù)器復位來排除計數(shù)失控。這種方法雖然有效,但是每次出現(xiàn)計數(shù)失控都要手動控制復位,給實際使用帶來了不便。該設計的多功能可變模計數(shù)器中,將當前的計數(shù)輸出q與當前的計數(shù)最大值m_temp進行比較,如果q比m_temp大,則強制將m_temp賦給q,這樣就可以自動避免計數(shù)失控,不必再增加手動的復位控制端。

          3 仿真結果分析
          該多功能可變模計數(shù)器在QuartusⅡ開發(fā)環(huán)境下進行了仿真驗證,功能仿真波形如圖4所示,時序仿真波形如圖5所示。

          仿真結果分析如下:
          (1)clk為時鐘信號,由時鐘信號的上升沿觸發(fā)計數(shù);
          (2)m為模值輸入端,當其變化時,計數(shù)容量相應發(fā)生變化;
          (3)clr為清零控制端,當其為高電平時清零;
          (4)s為置數(shù)控制端,當其為高電平時將置數(shù)輸入端d的數(shù)據(jù)加載到輸出端q;
          (5)en為使能控制端,當其為高電平時正常計數(shù),當其為低電平時暫停計數(shù);
          (6)updn為計數(shù)方向控制端,當其為高電平時計數(shù)器加法計數(shù),當其為低電平時計數(shù)器減法計數(shù)。

          4 結 語
          這里所設計的多功能可變模計數(shù)器在QuartusⅡ開發(fā)環(huán)境下進行了仿真驗證后,下載到湖北眾友科技實業(yè)股份有限公司的ZY11EDA13BE實驗箱中進行了硬件驗證。該實驗箱使用ACEX1K系列EP1K30QC208芯片作為核心芯片.實驗證明設計正確,功能完整,運行穩(wěn)定。另外,該設計的多功能可變模計數(shù)器可根據(jù)需要將模值的最大值由99進一步擴展,獲得更高的計數(shù)模值。

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