2 器件簡(jiǎn)介及其配置
2．1 AD9516簡(jiǎn)介
AD9516是一款集低相位噪聲時(shí)鐘發(fā)生和低抖動(dòng)14通道時(shí)鐘分配功能于一體的時(shí)鐘分配器。其內(nèi)部集成1個(gè)整數(shù)N分頻的頻率合成器、2個(gè)參考輸入端、1個(gè)壓控振蕩器(VCO)、可調(diào)延遲線和14個(gè)時(shí)鐘驅(qū)動(dòng)器，還包括LVPECL、LVDS和CMOS輸出。另外，片內(nèi)集成的VCO可提高系統(tǒng)可靠性。14個(gè)輸出通道分別為6路(3對(duì))時(shí)鐘可高達(dá)1．6 GHz的LVPECL輸出和4路(2對(duì))時(shí)鐘高達(dá)800 MHz的LVDS輸出，LVDS時(shí)鐘輸出可選為高達(dá)200 MHz的兩通道CMOS輸出。
2．2 引腳說(shuō)明及外圍電路配置
REN_SEL：參考選擇。AD9516有REFl和REF2兩個(gè)參考時(shí)鐘輸入端，該引腳用于定義系統(tǒng)是采用REFl輸入(拉低)還是REF2(拉高)的參考信號(hào)。
SCLK，CS，SDI0，SD0：串口同步I／0，與SPI協(xié)議相兼容，實(shí)現(xiàn)與AD9516內(nèi)部寄存器的通信。其中SCLK為時(shí)鐘輸入；CS為片選信號(hào)；SDIO為主機(jī)輸出／AD9516輸入(SCLK的上升沿)，或者主機(jī)輸入／AD9516輸出(SCLK的下降沿)；SDO為主機(jī)輸入／
AD9516輸出。
REFMON，LD，STATUS：狀態(tài)輸出，用于測(cè)試AD9516內(nèi)部信號(hào)。通過(guò)改變0x17，0x1A，0xlB(內(nèi)部寄存器的地址)3個(gè)寄存器．測(cè)試VC0及分頻器的輸出時(shí)鐘，獲得當(dāng)前AD9516工作狀態(tài)。
LF，CP：外部環(huán)形濾波，可向內(nèi)部VCO提供反饋電壓。
OUT6，OUT6，0UT7，OUT7，0UT8，OUT8，OUT9，OUT9：輸出四路LVDS時(shí)鐘，可向A/D轉(zhuǎn)換器提供采樣時(shí)鐘。
以上為AD9516主要引腳的功能描述，還有一些包括輸入電壓，復(fù)位等引腳的功能描述可見參考文獻(xiàn)。根據(jù)上述主要引腳描述，給出了AD9516的外同電路配置圖，如圖l所示。

2．3 內(nèi)部寄存器配置
AD9516可設(shè)置3種工作模式，包括外部VC0、外部CLK以及內(nèi)部VC0。本系統(tǒng)設(shè)計(jì)采用內(nèi)部VCO和參考輸入頻率工作模式。
2．3．1 PLL的工作原理
參考輸入(REFl輸入)先經(jīng)R分頻模塊(14位寄存器)，再通過(guò)R延時(shí)模塊(延時(shí)可調(diào)節(jié))后進(jìn)入PFD(相位／頻率監(jiān)測(cè))模塊一端，同時(shí)VCO產(chǎn)生的信號(hào)通過(guò)N分頻模塊(預(yù)分頻模塊P．P+1和A／B計(jì)數(shù)模塊)和N延時(shí)模塊(延時(shí)可調(diào))后進(jìn)入PFD的另一端；PFD用于比較兩信號(hào)的頻率和相位差．產(chǎn)生與之成比例的信號(hào)傳輸給CP(電荷泵)，電荷泵通過(guò)外接環(huán)形濾波器連接至VC0的控制端。電荷泵根據(jù)PFD的信號(hào)對(duì)環(huán)形濾波器的連接節(jié)點(diǎn)充(放)電以達(dá)到VCO電壓調(diào)節(jié)目的，使VCO輸出和參考輸入與PFD的頻率和相位完全匹配，此時(shí)鎖存相位，輸出同步。
2．3．2 分頻寄存器的配置
除了PLL用于產(chǎn)生穩(wěn)定的VCO所涉及的寄存器R，A和B外，分頻寄存器還包括時(shí)鐘輸出分頻寄存器，每對(duì)兒輸出通道的分頻寄存器。時(shí)鐘輸出分頻器可以隨意設(shè)置為2～6中的任意整數(shù)，輸出通道的每個(gè)分頻器可選用1~32中的任意整數(shù)作為分頻參數(shù)。需要注意的是：PLL的R、A和B這3個(gè)寄存器的配置相互制約，必須合理配置VCO才能工作在由參考輸入提供的頻率范圍內(nèi)，否則將導(dǎo)致不能鎖存鎖相模塊。這些制約包括：PFD(相位/頻率監(jiān)測(cè))輸入頻率范圍、A和B計(jì)數(shù)器輸入最高頻率、A和B值大小。設(shè)計(jì)時(shí)，考慮到這些制約以及設(shè)計(jì)的需要就能正確配置內(nèi)部分頻寄存器。
2．3．3 輸出相位寄存器配置
調(diào)整輸出相位：包括相位延時(shí)粗調(diào)和相位延時(shí)細(xì)調(diào)。
(1)相位延時(shí)粗調(diào)
由于系統(tǒng)要求相差為90的四路110 MHz采樣時(shí)鐘。OUT6作為相位的基準(zhǔn)信號(hào)，則OUT7相對(duì)延時(shí)90，OUT8相對(duì)延時(shí)180，OUT9相對(duì)延時(shí)270。由于四路LVDS輸出是2對(duì)，每對(duì)共用2個(gè)分頻器。OUT6與OUT7共用，OUT8與OUT9共用。AD9516的分頻器可選用相位延時(shí)，因此，可把OUT8與OUT9共用的分頻器設(shè)置為相位延時(shí)180，則在相位細(xì)調(diào)時(shí)，只需調(diào)整0UT7延時(shí)90，OUT9延時(shí)90即可。
(2)相位延時(shí)細(xì)調(diào)
對(duì)于OUT7與OUT9相對(duì)于OUT6與OUT8的延時(shí)90，通過(guò)調(diào)節(jié)每個(gè)輸出通道的AT微小延時(shí)模塊來(lái)實(shí)現(xiàn)，相位延時(shí)細(xì)調(diào)是通過(guò)對(duì)△T模塊內(nèi)的電容充放電獲得，延時(shí)時(shí)間可通過(guò)電容量和電流值計(jì)算。

3 軟件編程
根據(jù)AD9516的工作原理，正確配置所有寄存器，需要把數(shù)據(jù)加載到AD9516內(nèi)部寄存器。AD9516的加載模式為串口同步加載，兼容于SPI標(biāo)準(zhǔn)協(xié)議和SSR協(xié)議，串行控制端允許對(duì)AD9516所有寄存器的配置進(jìn)行讀／寫，支持單字節(jié)和多字節(jié)及高／低位優(yōu)先順序模式，AD9516串行控制可以配置為單一的雙I／O引腳(SDIO)或兩個(gè)單向引腳(SDIO／SDO)模式。默認(rèn)模式下，AD9516為雙端模式加載，加載時(shí)鐘為SCLK。
為了便于調(diào)試，DSP作為整個(gè)讀寫操作的核心，不管是讀數(shù)據(jù)還是寫數(shù)據(jù)都由DSP完成。寫AD9516的軟件流程是先把寫入寄存器的數(shù)值存放在FPGA的ROM中，由DSP通過(guò)慢速協(xié)議從FPGA讀取數(shù)據(jù)．然后通過(guò)DSP寫入FPGA的寫模塊，最后寫入AD9516。而讀AD9516的軟件流程是根據(jù)AD9516的讀時(shí)序，寫入讀指令，最后由讀模塊讀取AD9516的寄存器數(shù)值。具體FPGA設(shè)計(jì)如圖2所示。

在完成FPGA設(shè)計(jì)后，由于整個(gè)系統(tǒng)控制都是由DSP完成，因此需對(duì)DSP進(jìn)行編程。以下給出部分DSP(TS一201)的寫AD9516的程序代碼，其中系統(tǒng)寄存器配置為0X189067：64位總線，慢速協(xié)議。

最后根據(jù)FPGA設(shè)計(jì)，利用Quartus II仿真，寫AD9516模塊的軟件仿真如圖3所示。FPGA采用Ahera公司的STRATIXTM II系列的一款EP2S60F672器件。其仿真結(jié)果與AD9516的寫時(shí)序完全吻合。

4 結(jié)語(yǔ)
交叉采樣系統(tǒng)時(shí)鐘源性能是決定整個(gè)采樣系統(tǒng)指標(biāo)的關(guān)鍵?；诖?，本文提出了利用AD9516給高速A／D轉(zhuǎn)換提供采樣時(shí)鐘的設(shè)計(jì)方案。實(shí)踐證明，利用這種方法產(chǎn)生的時(shí)鐘能夠滿足四通道A／D轉(zhuǎn)換實(shí)現(xiàn)440 MHz的交叉采樣的時(shí)鐘要求，可供其他高速A／D轉(zhuǎn)換的設(shè)計(jì)人員借鑒。