1.1.2 視頻解碼軟件實現(xiàn)

在完成系統(tǒng)的硬件設(shè)計后, 利用Altera提供的Nios II IDE軟件，實現(xiàn)應(yīng)用程序的軟件設(shè)計，主要是CPU控制主程序以及能夠獨立完成視頻解碼的軟件程序。將待驗證的硬件模塊掛接到Avalon總線上，此時FPGA中既放入解碼系統(tǒng)的硬件模塊，也放入了解碼系統(tǒng)的軟件模塊，RISC CPU 完成PC機上CPU的功能，控制系統(tǒng)軟硬件模塊的運行。待解碼的AVS視頻碼流通過USB接口送給驗證平臺上的視頻解碼系統(tǒng)，RISC CPU協(xié)調(diào)放在FPGA中的AVS解碼系統(tǒng)硬件模塊和軟件模塊以完成解碼。AVS數(shù)據(jù)經(jīng)過解碼，轉(zhuǎn)換成可以播放的YUV格式的視頻數(shù)據(jù)。

1.2 VGA顯示設(shè)計

該部分將上述視頻解碼軟件轉(zhuǎn)換成的YUV數(shù)據(jù)經(jīng)過視頻控制器做一些后處理和視頻格式轉(zhuǎn)換的工作，然后將YUV視頻數(shù)據(jù)通過VGA控制接口，最后在VGA顯示器上將這些視頻信號顯示出來。下面分別介紹該部分的硬件開發(fā)設(shè)計和軟件程序?qū)崿F(xiàn)。

1.2.1 VGA顯示硬件設(shè)計

在該設(shè)計中，Nios II軟核處理器主要完成CFI-Flash和SDRAM存儲器的讀寫操作，并且控制VGA的顯示。在SoPC Builder中搭建VGA顯示部分的硬件系統(tǒng)。針對系統(tǒng)的要求，在FPGA外圍連接了SRAM、SDRAM和Flash等存儲器，它們可以滿足視頻處理過程中對于存儲器的不同要求。其中，SRAM作為CPU控制主程序運行的內(nèi)存;Flash用于存儲播放的YUV視頻文件;SDRAM容量大、速度快，用于VGA顯示的緩存，確保視頻播放的流暢。并沒有直接將SDRAM掛接到Avalon總線上，而是自己編寫了SDRAM端口控制器，再將其掛接到Avalon總線上，通過端口控制器對SDRAM進(jìn)行讀寫操作。

視頻文件從Flash寫到SDRAM后，再經(jīng)過VGA控制器顯示到顯示器上。VGA控制器采用Verilog語言編寫，使其具有更高執(zhí)行性能，如圖4所示。

1.2.2 VGA顯示軟件設(shè)計

在Nios II軟件開發(fā)過程中，使用Altera提供的IO操作函數(shù)對SDRAM進(jìn)行寫操作，并且利用Altera提供的API函數(shù)對Flash進(jìn)行讀操作。具體函數(shù)如下：

Alt_flash_fd * fd

fd = alt_flash_open_dev(/dev/cfi_flash);

alt_read_flash(fd, CFI_FLASH_BASE+202752*j, buf, 202752);

for(i=0; i101376;i++)

{ IOWR_16DIRECT (SDRAM_0_BASE, 0, buf[i]);

2 驗證實例

基于提出的AVS視頻解碼芯片驗證框架，實現(xiàn)了基于FPGA的AVS解碼芯片驗證平臺，驗證平臺分為視頻解碼系統(tǒng)和VGA顯示系統(tǒng)兩部分。視頻解碼系統(tǒng)可以嵌入待驗證的硬件模塊或下載待驗證的視頻解碼器?；谠摻獯a芯片驗證平臺，完成了AVS解碼芯片以及其中幀內(nèi)預(yù)測、熵解碼和環(huán)路濾波等主要硬件模塊的驗證。相對于Modelsim的軟件仿真，硬件驗證平臺大大提高了驗證速度，同時也為成功投片提供了可靠保障。圖5為驗證平臺中視頻解碼系統(tǒng)的軟硬件解碼過程。

在硬件系統(tǒng)設(shè)計過程中，F(xiàn)PGA驗證已成為了系統(tǒng)設(shè)計的重要一環(huán)。本文提出了視頻解碼芯片的驗證框架，并設(shè)計實現(xiàn)了基于FPGA的視頻解碼芯片驗證平臺。該硬件驗證平臺包括視頻解碼系統(tǒng)和VGA顯示系統(tǒng)兩部分，通過視頻解碼系統(tǒng)可以嵌入待驗證的視頻解碼系統(tǒng)和硬件模塊，提高了驗證速度和效率。該驗證平臺具有操作靈活、驗證效率高、可重用性強和易擴展為驗證其他視頻標(biāo)準(zhǔn)解碼芯片的驗證平臺等優(yōu)點?；谠擈炞C平臺已實現(xiàn)了多個硬件模塊和AVS視頻解碼芯片的驗證。