在圖2中，經(jīng)電流傳感器測(cè)得的各相電流值inew與經(jīng)濾波模塊后得到的基波電流值idd求差后，得到此時(shí)電流的波動(dòng)趨勢(shì)，根據(jù)這種趨勢(shì)的方向和大小，在原調(diào)制波上疊加usu大小的抑制量，從而形成一種負(fù)反饋，達(dá)到抑制電流脈動(dòng)的作用。

式中：k為比例系數(shù)；Ts為SPWM載波周期。
2．4 中點(diǎn)電位平衡控制算法
中點(diǎn)平衡算法采用VHDL語言實(shí)現(xiàn)，算法參考文獻(xiàn)，此處不再贅述。
2．5 同步分析
圖3示出DSP與FPGA之間的信號(hào)連接圖，虛線框內(nèi)為原有的兩電平連接圖。FPGA和DSP之間通過擴(kuò)展接口相連，接口信號(hào)包括雙向8位數(shù)據(jù)總線D0～D7及13位地址總線A0～A12、片選信號(hào)DS．OPTION、讀信號(hào)RD、寫信號(hào)WR、復(fù)位信號(hào)RESET和+5 V電源。FPGA內(nèi)建立的三電平PWM IP核中，譯碼模塊通過地址總線、讀寫信號(hào)和片選信號(hào)產(chǎn)生各寄存器的選通信號(hào)，數(shù)據(jù)總線通過選通信號(hào)完成對(duì)應(yīng)地址的數(shù)據(jù)寄存器的讀取或?qū)懭搿Ｎ墨I(xiàn)中也提到了類似的實(shí)驗(yàn)平臺(tái)，區(qū)別在于DSP和FPGA之間無硬件同步信號(hào)，若不采取措施，則會(huì)使得DSP程序和FPGA程序的中斷不同步，兩者間微小的誤差經(jīng)過一段時(shí)間的累計(jì)會(huì)造成電流周期性脈動(dòng)。此處采用軟件同步的方法，通過在DSP每次中斷開始時(shí)控制FPGA內(nèi)三電平PWM IP核中的同步信號(hào)使能寄存器，將載波發(fā)生器清零，實(shí)現(xiàn)了DSP和FPGA的同步，保證了系統(tǒng)長(zhǎng)時(shí)間運(yùn)行的可靠性。

3 硬件條件和實(shí)驗(yàn)參數(shù)
在AC／DC／AC變頻器上進(jìn)行了開環(huán)V／F控制的實(shí)驗(yàn)，整流側(cè)采用不控整流電路，輸入線電壓為380 V，逆變側(cè)為二極管箝位三電平逆變器結(jié)構(gòu)，負(fù)載為30 kW異步電機(jī)。開關(guān)頻率設(shè)為1 kHz，采樣時(shí)間為1 ms，設(shè)置的死區(qū)時(shí)間為10μs。實(shí)驗(yàn)主要驗(yàn)證了電壓利用率算法和低頻情況下死區(qū)補(bǔ)償算法、阻尼振蕩抑制算法的正確性。

4 實(shí)驗(yàn)結(jié)果及分析
圖4分別為5 Hz，30 Hz時(shí)加入零序電壓注入算法的三電平相電壓波形。在圖4中，線性調(diào)制區(qū)內(nèi)，m=1．154時(shí)，電壓利用率達(dá)到100％。變頻器輸入、輸出線電壓皆為380 V。

圖5為流入電機(jī)的a，b，c三相電流，經(jīng)3s／2s變換后得到的iα，iβ波形。圖5a，b為2 Hz時(shí)加入死區(qū)補(bǔ)償算法前后的波形?？梢?，加入死區(qū)補(bǔ)償算法后iα，iβ波形明顯好轉(zhuǎn)。圖5c為10 Hz時(shí)加入死區(qū)補(bǔ)償后的波形，此時(shí)電流出現(xiàn)了振蕩。圖5d為10 Hz時(shí)加入死區(qū)補(bǔ)償和阻尼振蕩抑制算法的波形，可見電流振蕩得到明顯改善，證明了阻尼振蕩抑制算法的正確性。

5 結(jié)論
采用FPGA實(shí)現(xiàn)了原有兩電平控制板向三電平控制系統(tǒng)的轉(zhuǎn)換，DSP負(fù)責(zé)的控制算法部分和FPGA負(fù)責(zé)的發(fā)波部分相互獨(dú)立。同時(shí)，構(gòu)建了三電平PWM IP核，利用硬件描述語言編寫了PWM調(diào)制算法、中點(diǎn)電位平衡算法、死區(qū)補(bǔ)償算法、阻尼振蕩抑制算法及零序電壓注入算法。實(shí)驗(yàn)結(jié)果證明了利用FPGA實(shí)現(xiàn)兩電平向三電平轉(zhuǎn)換的可行性及PWM IP核的正確性，為三電平系統(tǒng)的實(shí)用化提供了一種具體的實(shí)現(xiàn)思路。