基于FPGA的多功能頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)
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4 MC8051 IP Core軟件設(shè)計(jì)流程
系統(tǒng)軟件設(shè)計(jì)流程如圖11所示。
中斷服務(wù)子程序如圖12所示。
5 結(jié)論
文中采用Altera的cyclone II系列的EP2C8Q208C8這款FPGA芯片。設(shè)計(jì)中使用了Verilog語言對(duì)各個(gè)模塊的描述設(shè)計(jì)。文中提出的數(shù)字頻率計(jì)設(shè)計(jì)方案采用等精度的測(cè)量算法，以先進(jìn)的FPGA可編程邏輯器件作為核心控制及運(yùn)算電路單元可達(dá)到很高的測(cè)量精度要求，8051 IP Core嵌入到FPGA芯片系統(tǒng)，與測(cè)頻模塊共用同一個(gè)FPGA芯片，和傳統(tǒng)的頻率計(jì)相比大大減小了電路板的尺寸，同時(shí)增加了系統(tǒng)的可靠性、設(shè)計(jì)靈活性和可更改性。實(shí)現(xiàn)了數(shù)字系統(tǒng)的軟件化。加入LCD液晶顯示，使測(cè)量效果更加直觀。
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評(píng)論