基于FPGA的SRAM自測(cè)試研究
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4 SRAM自測(cè)試電路的實(shí)現(xiàn)
SRAM自測(cè)試電路是為了檢測(cè)存儲(chǔ)器的好壞和修復(fù)錯(cuò)誤存儲(chǔ)單元而對(duì)其進(jìn)行自檢的。文中自測(cè)試電路是由FPGA構(gòu)成，通過響應(yīng)計(jì)算機(jī)系統(tǒng)的控制信號(hào)，由其產(chǎn)生一套完整的自檢測(cè)試電路。
4.1 硬件描述語言
測(cè)試電路的產(chǎn)生可以通過硬件描述語言Verilog編程實(shí)現(xiàn)。用Verilog來進(jìn)行電路設(shè)計(jì)，設(shè)計(jì)者可以進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，以及數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件描述語言。
采用硬件描述語言進(jìn)行設(shè)計(jì)時(shí)，由于硬件描述語言的標(biāo)準(zhǔn)化，可以很容易地把完成的設(shè)計(jì)移植到不同廠家的不同芯片中去，并在不同規(guī)模應(yīng)用時(shí)較容易地作修改。它的信號(hào)位數(shù)是很容易改變的，可以很容易地對(duì)它進(jìn)行修改，來適應(yīng)不同規(guī)模的應(yīng)用。在仿真驗(yàn)證時(shí)，仿真測(cè)試矢量還可以用同一種描述語言來完成，因?yàn)椴捎糜布枋稣Z言綜合器生成的數(shù)字邏輯是一種標(biāo)準(zhǔn)的電子設(shè)計(jì)互換格式(EDIF)文件，獨(dú)立于所采用的實(shí)現(xiàn)工藝。有關(guān)工藝參數(shù)的描述可以通過硬件描述語言提供的屬性表達(dá)，然后利用不同廠家的布局布線工具，在不同工藝的芯片上實(shí)現(xiàn)。
4.2 系統(tǒng)硬件
計(jì)算機(jī)系統(tǒng)包含有多個(gè)外圍設(shè)備，在本系統(tǒng)中計(jì)算機(jī)與SRAM之間的通信通過FPGA來傳遞，計(jì)算機(jī)對(duì)FPGA的操作也就是對(duì)SRAM的操作。系統(tǒng)硬件電路結(jié)構(gòu)框圖如圖1所示。
圖1 系統(tǒng)硬件電路結(jié)構(gòu)框圖
圖中的start信號(hào)線是測(cè)試啟動(dòng)信號(hào)，上升沿有效；end信號(hào)線是測(cè)試結(jié)束信號(hào)線，上升沿有效；error是SRAM故障信號(hào)，高電平有效；addr為地址總線；data為數(shù)據(jù)總線；r/w為讀/寫信號(hào)線。系統(tǒng)時(shí)序圖如圖2所示，其中陰影部分為未知區(qū)域。
圖2 系統(tǒng)時(shí)序圖
在系統(tǒng)正常工作時(shí)，計(jì)算機(jī)系統(tǒng)首先將地址信號(hào)、數(shù)據(jù)信號(hào)和讀寫控制信號(hào)傳至FPGA，通過FPGA內(nèi)部電路進(jìn)行處理后將信號(hào)傳遞到SRAM端；當(dāng)start信號(hào)線有效時(shí)，F(xiàn)PGA啟動(dòng)自檢電路對(duì)SRAM進(jìn)行故障檢測(cè)，并進(jìn)行故障自校正；測(cè)試結(jié)束后輸出end有效信號(hào)，對(duì)于無法修復(fù)的故障則使error信號(hào)線有效。
4.3自檢電路硬件設(shè)計(jì)
由FPGA構(gòu)成的自檢電路主要包括檢測(cè)控制電路、數(shù)據(jù)分析器和地址自校正器等部分[8]，是對(duì)SRAM進(jìn)行檢測(cè)的關(guān)鍵。SRAM自檢電路系統(tǒng)結(jié)構(gòu)框圖如圖3所示[910]。
圖3 SRAM自檢電路系統(tǒng)結(jié)構(gòu)框圖
測(cè)試電路工作機(jī)制為在start信號(hào)有效時(shí)，自檢電路進(jìn)入自檢狀態(tài)[11]，自檢模塊的控制器部分首先通過使能信號(hào)cs1啟動(dòng)地址校正器內(nèi)的自檢電路，屏蔽MCU_addr信號(hào)使test_addr、test_end和clk2工作；同時(shí)通過cs2啟動(dòng)數(shù)據(jù)分析器，控制器具有產(chǎn)生地址和測(cè)試向量的電路，測(cè)試地址通過地址校正器輸出，測(cè)試向量通過SRAM_data數(shù)據(jù)線輸出，通過控制線r/w進(jìn)行SRAM的讀寫，并通過數(shù)據(jù)分析器將讀到的數(shù)據(jù)進(jìn)行分析；若有故障，則通過addr_error信號(hào)線通知地址校正器進(jìn)行校正。在控制器按照March C算法進(jìn)行測(cè)試完畢后，通過test_end信號(hào)線通知地址校正器，并使使能信號(hào)cs1和cs2無效。地址校正器接收到結(jié)束信號(hào)后，將故障單元映射到備用的SRAM存儲(chǔ)單元，若出現(xiàn)故障單元超出備用部分個(gè)數(shù)或其他無法完成映射的情況，則地址校正器輸出error信號(hào)。自檢模塊故障檢測(cè)完畢后進(jìn)入正常工作狀態(tài)。
5 結(jié)論
本文簡(jiǎn)要地介紹了在SRAM中常見的若干故障模型，以及常用的測(cè)試方法， 最后提出了一種運(yùn)用由FPGA構(gòu)成的存儲(chǔ)器自測(cè)試電路對(duì)SRAM進(jìn)行檢測(cè)的方法。該檢測(cè)模塊不僅具有對(duì)存儲(chǔ)器故障檢測(cè)的功能，而且還能將產(chǎn)生故障的單元進(jìn)行自校正，保證系統(tǒng)的穩(wěn)定運(yùn)行。當(dāng)系統(tǒng)有無法修復(fù)的故障時(shí)，該模塊會(huì)發(fā)出故障信號(hào)。通過SRAM自檢測(cè)電路的設(shè)計(jì)既提高了系統(tǒng)的穩(wěn)定性，又大大地降低了系統(tǒng)的故障率。該系統(tǒng)測(cè)試電路由硬件描述語言編程而來，所以測(cè)試電路具有很強(qiáng)的靈活性，便于以后的進(jìn)一步設(shè)計(jì)。本文引用地址：http://cafeforensic.com/article/189704.htm
評(píng)論