摩爾定律繼續(xù)有效，芯片在每個(gè)器件中封裝了更多功能。據(jù)Open-Silicon的營(yíng)銷總監(jiān)Colin Baldwin稱，客戶可以用近似的單位成本和兩倍的性能，設(shè)計(jì)出下一代器件，雖然總功耗會(huì)增加，但單只器件的功耗是下降的。時(shí)鐘頻率是另外一個(gè)緩慢上漲的變量，但在很多市場(chǎng)上增速都慢于工藝。Open-Silicon發(fā)現(xiàn)，大多數(shù)用戶試圖在略微增加總體功耗的情況下，集成更多的功能。因此，要維持相同的總功耗，就要看設(shè)計(jì)流程的其它部分中可以節(jié)省的能耗。

優(yōu)化與比較

設(shè)計(jì)包含了估算與優(yōu)化。估算可以對(duì)多個(gè)可能的實(shí)現(xiàn)選擇做出比較。另外，優(yōu)化可以自動(dòng)完成，或者可以在各種抽象水平上，用工具輔助完成。Apache/Ansys應(yīng)用工程總監(jiān)Arvind Shanmugavel認(rèn)為，只有當(dāng)擁有了一個(gè)完整設(shè)計(jì)和一組正確的矢量時(shí)，功率估算才是一種精確的科學(xué)。在未完成設(shè)計(jì)以前，根據(jù)定義，所有事物都是一種即將在設(shè)計(jì)中發(fā)生的估計(jì)。在設(shè)計(jì)早期的功率預(yù)算階段，應(yīng)著眼于大的和相對(duì)的變化，而不是絕對(duì)的值。Atrenta公司的工程總監(jiān)Venki Venkatesh認(rèn)為，可以預(yù)期在RTL(寄存器傳輸級(jí))到硅片之間有20%的偏差，而從門到硅片有10%的偏差。

如果某個(gè)工具表示， 一種可能的方案會(huì)較另一種方案消耗更少的總能量，則這種概述一定是正確的；否則，工具就可能促使選擇了次級(jí)的方案。與面積和性能不同，功率是矢量相關(guān)的，因此可能需要運(yùn)行多次仿真，來(lái)獲得有關(guān)設(shè)計(jì)活動(dòng)的一種典型性樣本。例如，考慮兩種選擇，一種是為音頻處理器加隨機(jī)數(shù)據(jù)，一種是用更多的典型語(yǔ)音數(shù)據(jù)。圖2給出了一個(gè)有限脈沖響應(yīng)濾波器中幾個(gè)寄存器的轉(zhuǎn)換動(dòng)作(參考文獻(xiàn)1)。對(duì)于一個(gè)不會(huì)破壞數(shù)據(jù)相關(guān)性的架構(gòu)，語(yǔ)音數(shù)據(jù)開關(guān)電容的次數(shù)要比隨機(jī)輸入數(shù)據(jù)少80%。由于這些臨時(shí)的相關(guān)性，運(yùn)行順序可能造成切換動(dòng)作的巨大差異。

圖2，對(duì)于一個(gè)不會(huì)破壞數(shù)據(jù)相關(guān)性的架構(gòu)，語(yǔ)音數(shù)據(jù)開關(guān)電容的次數(shù)要比隨機(jī)輸入數(shù)據(jù)少80%。由于這些臨時(shí)的相關(guān)性，運(yùn)行順序可能造成切換動(dòng)作的巨大差異。

不過(guò)， 有些公司認(rèn)為可以用統(tǒng)計(jì)方法獲得近似值， 即采用來(lái)自計(jì)數(shù)器或其它可識(shí)別邏輯片的預(yù)期活動(dòng)?，F(xiàn)在， 功耗優(yōu)化有很多種方式，大多數(shù)為RTL或以下。Shanmugavel稱，時(shí)鐘門控是盡量減少動(dòng)態(tài)功耗的常見技術(shù)。切斷某個(gè)電路的時(shí)鐘，可阻止一個(gè)設(shè)計(jì)中時(shí)鐘或寄存器的切換動(dòng)作。另一種技術(shù)是采用電壓島，它降低了設(shè)計(jì)的工作電壓，從而使開關(guān)元件的動(dòng)態(tài)功耗前后比值為電壓前后比值的平方。設(shè)計(jì)者將電壓島用于芯片的某些區(qū)域，這些區(qū)域的性能與速度不是關(guān)鍵，這樣可以節(jié)省功耗。

DVFS(動(dòng)態(tài)電壓/頻率縮放)是迄今最為復(fù)雜的動(dòng)態(tài)功率控制技術(shù)。這種方法會(huì)根據(jù)負(fù)載的需求，改變有效工作電壓和頻率。在高負(fù)載情況下，電壓與頻率處于額定狀態(tài)，芯片或設(shè)備為滿負(fù)荷工作。在低負(fù)載情況下，電壓或頻率縮減，以低速工作，從而獲得了較低的動(dòng)態(tài)功耗。設(shè)計(jì)者可通過(guò)軟硬件方案的組合，實(shí)現(xiàn)這種技術(shù)。

片芯上的穩(wěn)壓器滿足了對(duì)多種動(dòng)態(tài)與靜態(tài)功率的需求。各IC通常有片外的穩(wěn)壓模塊，可提供動(dòng)態(tài)狀態(tài)下需要的電壓與電流。但是，設(shè)計(jì)者越來(lái)越多地采用片芯上的穩(wěn)壓器，因?yàn)殡妷河虻臄?shù)量在增加，這些電壓域更快響應(yīng)需求的要求也在增加。

堆疊IC間的相互通信盡量減少了信號(hào)互連，它是低功耗設(shè)計(jì)中一種新興的趨勢(shì)。Apache的Shanmugavel認(rèn)為，制造商一般是將處理器和存儲(chǔ)器堆疊在一個(gè)硅插入層上， 用TSV(硅通孔)做連接。這些插入層提供了片芯之間的低電容信號(hào)互連，從而降低了I/O的動(dòng)態(tài)功耗。隨著3D IC的成本開始下降，以及設(shè)計(jì)者對(duì)于熱效應(yīng)有了更多的理解，整個(gè)行業(yè)都將出現(xiàn)一個(gè)向3D IC的遷移。

要盡量減少靜態(tài)功耗， 設(shè)計(jì)者可以采用電源門控方法，為一個(gè)待機(jī)狀態(tài)的設(shè)備節(jié)省最多的泄漏功耗。關(guān)閉功能單位的時(shí)鐘可降低動(dòng)態(tài)功耗，但單元仍然有泄漏功耗。設(shè)計(jì)者必須在設(shè)計(jì)實(shí)現(xiàn)以前，了解有關(guān)電源門控的幾個(gè)折中問(wèn)題。

減少泄漏功耗的一種最古老技術(shù)是用高閾值電壓門代換標(biāo)稱閾值電壓的門。在CMOS中，亞閾值泄漏與閾值電壓成反比。較高閾值電壓器件的泄漏包絡(luò)低于較小閾值電壓的器件，但付出的代價(jià)是較大的延遲。設(shè)計(jì)者必須做一個(gè)仔細(xì)的權(quán)衡分析，才能用此技術(shù)獲得最佳的減少泄漏效果。

另外一種降低靜態(tài)功耗的方法是有源反偏，它是增加CMOS門中基材結(jié)點(diǎn)的偏置電壓，從而降低泄漏電流。這種偏置技術(shù)根本上是在待機(jī)模式期間增加一個(gè)單元或整個(gè)芯片的閾值電壓，從而減少泄漏功耗。為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶調(diào)查”，收集了用戶數(shù)據(jù)(圖3)。

圖3，為了感受一下這些技術(shù)的采納率，Synopsys通過(guò)自己的一個(gè)“全球用戶調(diào)查”，收集了用戶數(shù)據(jù)。例如，最左上方一欄表示10%的受訪者擁有數(shù)據(jù)中心和網(wǎng)絡(luò)，作為采用反偏置或阱極偏置的主要應(yīng)用。注意百分比大于100，因?yàn)檎{(diào)查會(huì)收到多個(gè)答案。

除RTL優(yōu)化以外，設(shè)計(jì)者還在開發(fā)一些能在系統(tǒng)級(jí)上做估算和架構(gòu)研究的工具。功率是一個(gè)系統(tǒng)級(jí)的問(wèn)題，有些設(shè)計(jì)者發(fā)現(xiàn)，不能用今天做芯片組裝和驗(yàn)證的自下而上方法來(lái)看待功率問(wèn)題。過(guò)去，設(shè)計(jì)者設(shè)計(jì)芯片是為了獲得最大的靈活性，以現(xiàn)在設(shè)計(jì)芯片的成本，這種靈活性仍是一個(gè)重要的考慮方面。但和其它所有方面一樣，靈活性也會(huì)帶來(lái)成本。對(duì)任何問(wèn)題而言，處理器通常是能效最低的方法，但因?yàn)樗鼈兙邆淞斯δ芏嘀匦裕话憧梢杂米钚∶娣e獲得實(shí)現(xiàn)。