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          基于HyperLynx的FPGA系統(tǒng)信號完整性仿真分析

          作者: 時間:2011-05-23 來源:網(wǎng)絡(luò) 收藏

          4.2.1 時鐘信號的端接
          時鐘信號網(wǎng)絡(luò)標(biāo)號為CLKIN,端接電阻阻值是51 Ω,SI仿真的結(jié)果如圖7所示,可見BoardSim仿真與在LineSim中的仿真相差無幾,滿足SI要求。

          本文引用地址:http://cafeforensic.com/article/191200.htm

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          4.2.2 數(shù)據(jù)線的端接
          雖然用蛇行線可以解決信號的時序問題,但要注意的是蛇形線對信號完整性有一定影響。蛇行線的間距越小、耦合長度越長,則信號的串?dāng)_也越大,因此設(shè)計時需要注意這一點。表1是EP2C8與TMS320F2812之間的D0~D15這16根數(shù)據(jù)線長度,最短的網(wǎng)絡(luò)是D14只有2.661inch,最長的是D7有2.856 inch,長度變化控制在(2.76±0.1)inch之內(nèi)。SI仿真結(jié)果見表2。
          表2為BoardSim對數(shù)據(jù)線SI批量仿真結(jié)果。從中發(fā)現(xiàn)16根數(shù)據(jù)線的上升和下降沿的具體時延基本相當(dāng),說明通過正確端接和等長線保證了信號接收端的質(zhì)量和時延等要求。接著對這幾根數(shù)據(jù)線進(jìn)行批量的EMC仿真,仿真設(shè)定的標(biāo)準(zhǔn)是FCC和CISPR,結(jié)果為Net's EMCis within selected limits,可知滿足EMC要求。

          5 結(jié)語
          本文利用HyperLyn軟件和元器件的IBIS模型對TMS320F2812和EP2C8進(jìn)行了信號完整性。通過分析可知,合適的端接電阻可以大大減小信號在導(dǎo)線上的反射和串?dāng)_。采用蛇形線的走線方案解決了高速數(shù)據(jù)線的時延問題,走線長度匹配后的數(shù)據(jù)線在上升/下降沿的具體時間基本相當(dāng),滿足SI要求。


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