優(yōu)化FIR數(shù)字濾波器的FPGA實現(xiàn)
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如果只有個數(shù)不多的數(shù)據(jù)相加時，采用CSA器件不管是在電路面積和時序特性上都沒有優(yōu)勢。但當(dāng)多個數(shù)據(jù)相加時，CSA加法器就能在電路面積和時序特性上體現(xiàn)出它的優(yōu)越性。樹型加法器結(jié)構(gòu)的關(guān)鍵特性在于利用不規(guī)則的樹形結(jié)構(gòu)對所有的準(zhǔn)備好輸入數(shù)據(jù)的運算及時并行處理，大大節(jié)省了計算延時，尤其是在多個數(shù)相加的情況下；缺點是其邏輯結(jié)構(gòu)形式不規(guī)整，在VLSI設(shè)計中對布局布線的影響較大。本文用CSA加法器為單元組成樹型結(jié)構(gòu)，設(shè)計出一種如圖4所示的快速加法器結(jié)構(gòu)。由CSA加法器樹組成的樹型加法器中調(diào)用5個CSA加法器和一個普通加法器。R(0)～R(15)為前一級乘法器的16個輸出。在整個加法過程中，CSA加法器在電路實現(xiàn)上本身就具備快速、面積小的特點，再加上樹型結(jié)構(gòu)的特點，使整個加法器在實現(xiàn)速度上進(jìn)一步提升。同時整個加法過程能夠滿足最嚴(yán)格的時序要求，因為CSA電路只在最后的時間內(nèi)執(zhí)行進(jìn)位加法，也就是由構(gòu)成樹的最后一級的Normal Adder(進(jìn)位加法器)執(zhí)行進(jìn)位加法。通常在大部分的應(yīng)用上會有一段足夠的時間允許執(zhí)行進(jìn)位加法的時間延遲。本文引用地址：http://cafeforensic.com/article/191217.htm
4 結(jié)語
本文以FIR在FPGA中的實現(xiàn)結(jié)構(gòu)為基礎(chǔ)，研究了提高乘法器性能的途徑，并實現(xiàn)了Booth算法的乘法器，此算法保證高速的前提下，縮小了硬件規(guī)模，使得該乘法器的設(shè)計適合工程應(yīng)用及科學(xué)計算，在加法器實現(xiàn)上提出了一種結(jié)合了CSA加法器和樹型結(jié)構(gòu)的新型實現(xiàn)結(jié)構(gòu)。利用以上兩部分，成功設(shè)計了一個16階FIR濾波器，并且達(dá)到了高速的目的，但在實現(xiàn)面積上還有待優(yōu)化。
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