3 IRRIG-B解碼模塊設(shè)計(jì)
3．1 鎖相環(huán)PLL模塊
PLL鎖相環(huán)模塊用于實(shí)現(xiàn)系統(tǒng)同步功能，以使外部信號(hào)脈沖和提供的標(biāo)準(zhǔn)時(shí)鐘脈沖相位同步，從而實(shí)現(xiàn)輸入信號(hào)頻率對(duì)標(biāo)準(zhǔn)信號(hào)頻率的自動(dòng)跟蹤。PLL主要由鑒相器(PD)、環(huán)路濾波器(LPF)和壓控振蕩器(VCO)等三個(gè)基本部件組成。本文選用Ouartus II軟件中宏功能庫(kù)中自帶的PIX模塊來(lái)實(shí)現(xiàn)其相位同步功能。
3．2 IRIG-B解碼模塊
對(duì)IRIG-B碼進(jìn)行解碼就是將B中包含的標(biāo)準(zhǔn)時(shí)間信號(hào)和天、時(shí)、分、秒信息提取出來(lái)。解碼的關(guān)鍵在于判別IRIG-B碼的幀開(kāi)始標(biāo)志位和相應(yīng)的秒、時(shí)、分、天的位置和信息。通過(guò)檢測(cè)B碼中各個(gè)碼元的寬度(高電平)，可以判斷相應(yīng)的時(shí)間信息。該模塊可完成對(duì)IRIG-B碼的寬度檢測(cè)。如果寬度為8，則確定是位置識(shí)別標(biāo)志，如果檢測(cè)到兩個(gè)連續(xù)的寬度都是8，第二個(gè)寬度為8的脈沖則作為幀開(kāi)始標(biāo)志位。如果寬度為5，則對(duì)應(yīng)的數(shù)值為“1”，如果寬度為2，則對(duì)應(yīng)的數(shù)值為“0”。
本設(shè)計(jì)采用10 kHz基準(zhǔn)信號(hào)來(lái)采樣IRIG-B碼信號(hào)以提取碼元相關(guān)信息。由于10kHz與外部頻率脈沖不能完全同步，有一定時(shí)間誤差。所以，利用10 kHz脈沖信號(hào)來(lái)采樣B碼信號(hào)，可使三種碼元不會(huì)出現(xiàn)重疊，從而可以提高采樣精度。在捕獲方式下，當(dāng)滿(mǎn)足捕獲條件時(shí)，硬件可自動(dòng)將計(jì)數(shù)器中的數(shù)據(jù)寫(xiě)入存儲(chǔ)器中，當(dāng)B碼信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器開(kāi)始計(jì)數(shù)，下降沿到來(lái)時(shí)則停止計(jì)數(shù)，并通過(guò)采樣計(jì)數(shù)數(shù)值范圍來(lái)判斷對(duì)應(yīng)的碼元，從而將直流碼解出。表1所列是用10kHz采樣B碼的信息表，圖7所示是IRIG-B解碼模塊示意圖。

3．3 雙端口RAM和控制模塊
本系統(tǒng)中的RAM模塊主要完成時(shí)間信息的存儲(chǔ)，RAM通過(guò)讀寫(xiě)控制信號(hào)來(lái)進(jìn)行讀寫(xiě)控制。當(dāng)讀寫(xiě)信號(hào)為高電平時(shí)進(jìn)行寫(xiě)操作，此時(shí)可以通過(guò)寫(xiě)地址線(xiàn)控制把數(shù)據(jù)存儲(chǔ)到相應(yīng)的存儲(chǔ)單元中；為低電平時(shí)則進(jìn)行讀操作，此時(shí)可通過(guò)讀地址線(xiàn)控制把相應(yīng)存儲(chǔ)單元的數(shù)據(jù)讀出。從而完成整個(gè)數(shù)據(jù)存儲(chǔ)的讀取，圖8所示是該雙端口RAM和控制模塊的示意圖。

4 結(jié)束語(yǔ)
基于FPGA的IRIG-B碼編解碼器有利于硬件電路的簡(jiǎn)化并縮短開(kāi)發(fā)周期，同時(shí)其工作穩(wěn)定，可靠性高，可提供精確時(shí)間信息，在工程實(shí)踐中得到日益廣泛的應(yīng)用。本系統(tǒng)采用模塊化設(shè)計(jì)，其系統(tǒng)的各個(gè)模塊之間有較好的關(guān)聯(lián)性，又有一定的獨(dú)立性，便于后期對(duì)系統(tǒng)功能的擴(kuò)展。當(dāng)以串行方式進(jìn)行數(shù)據(jù)傳輸，用一個(gè)I／O端口即可完成數(shù)據(jù)的接收和發(fā)送，因而既節(jié)省系統(tǒng)資源，又可解決并行傳輸通道之間的相互干擾問(wèn)題。