高階累積量調(diào)制識(shí)別改進(jìn)算法的FPGA實(shí)現(xiàn)
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時(shí)間：2011-01-17
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1．3 仿真結(jié)果
文中采用高階累積量的改進(jìn)方法，對(duì)算法識(shí)別性能做蒙特卡洛仿真。給閾值t0，t1，t2，t3，t4設(shè)置合適的值后，再將1 000次獨(dú)立實(shí)驗(yàn)得到的仿真結(jié)果取平均。在每次試驗(yàn)中，設(shè)置信號(hào)的載波頻率為12 kHz，碼元速率為1 200 b／s，其中4FSK，8FSK的頻偏分別為1．5 kHz，3．5 kHz，碼元個(gè)數(shù)為200。圖2為原算法仿真結(jié)果，圖3為本文算法的仿真結(jié)果。
對(duì)圖2和圖3進(jìn)行比較，可以看出本文算法的識(shí)別效果有了顯著提高。在信噪比為2 dB時(shí)，本文算法對(duì)16QAM信號(hào)和4PSK信號(hào)識(shí)別率達(dá)到100％，而原算法幾乎不能識(shí)別16QAM信號(hào)；在信噪比為4 dB時(shí)，對(duì)2ASK，4ASK信號(hào)的識(shí)別率分別為93％，100％。在信噪比為8 dB時(shí)，所有信號(hào)的識(shí)別率都可以達(dá)到90％以上，原算法有的信號(hào)識(shí)別率低于90％。比較后可知，在低信噪比環(huán)境下本文的算法對(duì)2ASK，4ASK，4PSK，16QAM信號(hào)的識(shí)別率有了顯著提高。
2 算法的System Generator設(shè)計(jì)
目前，FPGA芯片已成為數(shù)字信號(hào)處理系統(tǒng)的核心器件。由于DSP設(shè)計(jì)者通常對(duì)C語(yǔ)言或Matlab工具很熟悉，卻不了解硬件描述語(yǔ)言VHDL，使得FPGA并未在數(shù)字信號(hào)處理領(lǐng)域獲得廣泛應(yīng)用。System Generator在很多方面擴(kuò)展了MathWorks公司的Simulink平臺(tái)，提供了適合硬件設(shè)計(jì)的數(shù)字信號(hào)處理建模環(huán)境，加速、簡(jiǎn)化了FPGA的DSP系統(tǒng)級(jí)硬件設(shè)計(jì)。通過(guò)Simulink的設(shè)計(jì)，System Generator即可自動(dòng)完成硬件比特流的產(chǎn)生，從而高效的實(shí)現(xiàn)FPGA設(shè)計(jì)。
在FPGA調(diào)試和開(kāi)發(fā)過(guò)程中，采用Xilinx公司的系統(tǒng)級(jí)建模工具System Generator構(gòu)建信號(hào)調(diào)制識(shí)別的算法模塊，開(kāi)發(fā)板選用Virtex-4。算法模塊主要由信號(hào)產(chǎn)生模塊，信號(hào)參數(shù)提取模塊和信號(hào)判決模塊構(gòu)成。
2．1 調(diào)制信號(hào)的產(chǎn)生
在System Generator設(shè)計(jì)過(guò)程中，各種調(diào)制信號(hào)是利用Matlab語(yǔ)言編程提供的，并疊加上已知信噪比的高斯白噪聲。文中測(cè)試了2ASK，4ASK，4PSK，16QAM，4FSK和8FSK信號(hào)的識(shí)別率。
2．2 微分前參數(shù)提取模塊
提取特征參數(shù)Fe1，F(xiàn)e2，T4的模塊，如圖4所示。其中，signal是信號(hào)源，DDS，F(xiàn)IR，DowSamp共同實(shí)現(xiàn)復(fù)基帶信號(hào)的同向分量和正交分量的提取，calculatmodule是計(jì)算Fe1，F(xiàn)e2，T4三個(gè)特征參數(shù)的模塊，且這三個(gè)特征參數(shù)的結(jié)果分別由三個(gè)示波器輸出。
評(píng)論