利用FPGA實(shí)現(xiàn)HDB3編解碼功能
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2．3 單雙極性變換過(guò)程
分析HDB3碼的編碼規(guī)則，發(fā)現(xiàn)V碼的極性是正負(fù)交替的，余下的“1”和B碼的極性也是正負(fù)交替的，且V碼的極性與V碼之前的非零碼極性一致。因此可以將所有的“1”和B碼取出來(lái)做正負(fù)交替變換，而V碼的極性則根據(jù)“V碼的極性與V碼之前的非零碼極性一致”這一特點(diǎn)進(jìn)行正負(fù)交替變換。具體操作是設(shè)置一個(gè)標(biāo)志位flag，通過(guò)檢測(cè)判斷標(biāo)志位的狀態(tài)來(lái)確定是否進(jìn)行單雙極性變換，標(biāo)志位要交替變換以實(shí)現(xiàn)“l(fā)”和“B”正負(fù)交替，V碼的極性也根據(jù)標(biāo)志位變換。圖4是單雙極性變換過(guò)程的流程，“10”表示輸出正電平，“Ol”表示輸出負(fù)電平，“00”表示輸出為零電平。 本文引用地址：http://cafeforensic.com/article/191774.htm
3 HDB3解碼模塊設(shè)計(jì)
根據(jù)編碼規(guī)則，V碼是為了解決4連零現(xiàn)象而插入的，而B碼總是出現(xiàn)在V碼之前，且只相隔2個(gè)“0”，因此只要在接收到的信號(hào)中找到V碼并將其和前面的3位代碼全部復(fù)原成“0”即可完成解碼過(guò)程。
3．1 HDB3解碼模塊建模
首先外圍電路從HDB3碼中提取出時(shí)鐘、正整流信號(hào)和負(fù)整流信號(hào)，將這3路信號(hào)送到FPGA中，解碼模塊所用的時(shí)鐘是從HDB3碼中提取出來(lái)的時(shí)鐘。從正整流信號(hào)和負(fù)整流信號(hào)中可以檢測(cè)出2路包含V碼的信號(hào)，將2路V碼合成一路信號(hào)，然后對(duì)該路信號(hào)進(jìn)行解碼，最后將雙相碼變成單相碼，圖5是解碼過(guò)程的流程。
3．1．1 V碼檢測(cè)過(guò)程
V碼檢測(cè)同時(shí)進(jìn)行正V碼檢測(cè)和負(fù)V碼檢測(cè)，這兩個(gè)檢測(cè)模塊的設(shè)計(jì)思想類似，這里對(duì)正V碼檢測(cè)模塊進(jìn)行詳細(xì)說(shuō)明。為了方便描述，假設(shè)從正整流電路輸入的信號(hào)為+P，從負(fù)整流電路輸入的信號(hào)為-N。+V碼檢測(cè)模塊是在-N的控制下，對(duì)輸入的+P進(jìn)行檢測(cè)。其原理是：當(dāng)+P的上升沿到來(lái)時(shí)，對(duì)輸入的+P脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)到1時(shí)，輸出一個(gè)脈沖作為+V脈沖，同時(shí)計(jì)數(shù)器清零，在計(jì)數(shù)期間，一旦檢測(cè)到-N信號(hào)脈沖，計(jì)數(shù)器立即清零，計(jì)數(shù)器重新從零計(jì)數(shù)。這是因?yàn)樵趦蓚€(gè)+P脈沖之間，存在-N脈沖，說(shuō)明第2個(gè)+P脈沖不是+V碼，只有在連續(xù)兩個(gè)+P脈沖之間無(wú)-N脈沖，才能說(shuō)明這兩個(gè)P脈沖在HDB3碼中是真正同極性的，才可以判斷第2個(gè)P脈沖實(shí)際上是+V碼，達(dá)到檢測(cè)+V碼的目的。-V碼檢測(cè)原理與+V碼檢測(cè)類似，所不同的是，-V碼檢測(cè)電路是在+P控制下，對(duì)-N信號(hào)進(jìn)行計(jì)數(shù)、檢測(cè)和判定。
評(píng)論